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公開番号2025037176
公報種別公開特許公報(A)
公開日2025-03-17
出願番号2023143989
出願日2023-09-05
発明の名称半導体装置及び半導体装置の製造方法
出願人株式会社東芝,東芝デバイス&ストレージ株式会社
代理人弁理士法人iX
主分類H10D 30/66 20250101AFI20250310BHJP()
要約【課題】オン抵抗を低減できる半導体装置及び半導体装置の製造方法を提供する。
【解決手段】半導体装置は、第1～第3電極と、第1～第3半導体領域と、第1、第2構造体と、第1、第2絶縁部と、配線部と、を備える。第1半導体領域は、第1領域と、第2領域と、を含む。第1構造体は、第1領域に設けられ、第1絶縁領域と、第1導電領域と、を含む。第2構造体は、第2領域に設けられ、第2絶縁領域と、第2導電領域と、を含む。第3電極は、第1構造体及び第2構造体を囲む。第2絶縁部は、第2領域の上に設けられる。配線部は、第2絶縁部の上に設けられる。配線部は、第3電極と電気的に接続される。第2領域は、第1部分と、第2部分と、を含む。配線部は、第1配線領域と、第2配線領域と、を含む。第1配線領域は、第1部分の上に設けられる。第2配線領域は、第2部分の上に設けられる。第1配線領域の幅は、第3電極の幅と同じである。
【選択図】図2
特許請求の範囲【請求項１】
第１電極と、
前記第１電極の上に設けられ、第１領域と、前記第１領域の周りに設けられた第２領域と、を含む第１導電形の第１半導体領域と、
前記第１領域の上に設けられた第２導電形の第２半導体領域と、
前記第２半導体領域の上に選択的に設けられた前記第１導電形の第３半導体領域と、
前記第３半導体領域の上に設けられ、前記第３半導体領域と電気的に接続された第２電極と、
前記第１領域に設けられ、前記第１電極から前記第２電極に向かう第１方向に垂直な第２方向と、前記第１方向及び前記第２方向に垂直な第３方向と、において、前記第１領域と並ぶ第１絶縁領域と、前記第１絶縁領域の内部に設けられた第１導電領域と、を含む複数の第１構造体と、
前記第２領域に設けられ、前記第２方向及び前記第３方向において、前記第２領域と並ぶ第２絶縁領域と、前記第２絶縁領域の内部に設けられた第２導電領域と、を含む複数の第２構造体と、
前記第２方向及び前記第３方向において、前記複数の第１構造体及び前記第２構造体を囲み、前記第２半導体領域と並ぶ第３電極と、
前記第２方向及び前記第３方向において、前記第２半導体領域と前記第３電極との間に設けられた第１絶縁部と、
前記第２領域の上に設けられた第２絶縁部と、
前記第２絶縁部の上に設けられ、前記第３電極と電気的に接続された配線部と、
を備え、
前記第２領域は、前記第２方向において前記複数の第２構造体と並ぶ第１部分と、前記第１部分の周りに設けられた第２部分と、を含み、
前記配線部は、前記第１部分の上に設けられた第１配線領域と、前記第２部分の上に設けられた第２配線領域と、を含み、
前記第１配線領域の幅は、前記第３電極の幅と同じである、半導体装置。
続きを表示（約 720 文字）【請求項２】
前記第３電極の上端は、前記第３方向において、前記配線部の上端と並ぶ、請求項１に記載の半導体装置。
【請求項３】
前記配線部の下に設けられた第３絶縁部をさらに備えた、請求項１に記載の半導体装置。
【請求項４】
第１領域と、前記第１領域の周りに設けられた第２領域と、を含む第１導電形の半導体領域の上に、前記第１領域と重なる第１絶縁層領域と前記第２領域と重なる第２絶縁層領域とを含む第１絶縁層を形成する第１工程と、
前記第２絶縁層領域の上に第２絶縁層を形成する第２工程と、
前記第１絶縁層及び前記第２絶縁層の上に、前記第１絶縁層と重なる第３絶縁層領域と前記第２絶縁層と重なる第４絶縁層領域とを含む第３絶縁層を形成する第３工程と、
前記第３絶縁層領域の一部を除去して第１トレンチを形成するとともに、前記第４絶縁層領域を除去して第２トレンチを形成する第４工程と、
前記第１絶縁層領域のうち前記第１トレンチと重なる部分及び前記第１領域のうち前記第１トレンチと重なる部分を除去して第３トレンチを形成する第５工程と、
前記第３トレンチの底面及び側面に第４絶縁層を形成する第６工程と、
前記第３トレンチの内部、前記第２トレンチの内部、及び前記第３絶縁層の上に、前記第３トレンチの内部に位置する電極領域と、前記第２トレンチの内部に位置する配線領域と、前記電極領域の上、前記配線領域の上、及び前記第３絶縁層の上に位置する除去領域と、を含む導電部を形成する第７工程と、
前記除去領域を除去する第８工程と、
を備えた、半導体装置の製造方法。

発明の詳細な説明【技術分野】
【０００１】
実施形態は、半導体装置及び半導体装置の製造方法に関する。
続きを表示（約 3,200 文字）【背景技術】
【０００２】
ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）などの半導体装置は、電力変換等に用いられる。半導体装置のオン抵抗は、低いことが望ましい。
【先行技術文献】
【特許文献】
【０００３】
米国特許第１０８７２９５７号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、オン抵抗を低減できる半導体装置及び半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体装置は、第１電極と、第１導電形の第１半導体領域と、第２導電形の第２半導体領域と、前記第１導電形の第３半導体領域と、第２電極と、複数の第１構造体と、複数の第２構造体と、第３電極と、第１絶縁部と、第２絶縁部と、配線部と、を備える。前記第１半導体領域は、前記第１電極の上に設けられる。前記第１半導体領域は、第１領域と、第２領域と、を含む。前記第２領域は、前記第１領域の周りに設けられる。前記第２半導体領域は、前記第１領域の上に設けられる。前記第３半導体領域は、前記第２半導体領域の上に選択的に設けられる。前記第２電極は、前記第３半導体領域の上に設けられる。前記第２電極は、前記第３半導体領域と電気的に接続される。前記複数の第１構造体は、前記第１領域に設けられる。前記複数の第１構造体は、第１絶縁領域と、第１導電領域と、を含む。前記第１絶縁領域は、第２方向及び第３方向において、前記第１領域と並ぶ。前記第１導電領域は、前記第１絶縁領域の内部に設けられる。前記第２方向は、前記第１電極から前記第２電極に向かう第１方向に垂直である。前記第３方向は、前記第１方向及び前記第２方向に垂直である。前記複数の第２構造体は、前記第２領域に設けられる。前記複数の第２構造体は、第２絶縁領域と、第２導電領域と、を含む。前記第２絶縁領域は、前記第２方向及び前記第３方向において、前記第２領域と並ぶ。前記第２導電領域は、前記第２絶縁領域の内部に設けられる。前記第３電極は、前記第２方向及び前記第３方向において、前記複数の第１構造体及び前記第２構造体を囲む。前記第３電極は、前記第２方向及び前記第３方向において、前記第２半導体領域と並ぶ。前記第１絶縁部は、前記第２方向及び前記第３方向において、前記第２半導体領域と前記第３電極との間に設けられる。前記第２絶縁部は、前記第２領域の上に設けられる。前記配線部は、前記第２絶縁部の上に設けられる。前記配線部は、前記第３電極と電気的に接続される。前記第２領域は、第１部分と、第２部分と、を含む。前記第１部分は、前記第２方向において前記複数の第２構造体と並ぶ。前記第２部分は、前記第１部分の周りに設けられる。前記配線部は、第１配線領域と、第２配線領域と、を含む。前記第１配線領域は、前記第１部分の上に設けられる。前記第２配線領域は、前記第２部分の上に設けられる。前記第１配線領域の幅は、前記第３電極の幅と同じである。
【０００６】
実施形態に係る半導体装置の製造方法は、第１工程と、第２工程と、第３工程と、第４工程と、第５工程と、第６工程と、第７工程と、第８工程と、を備える。前記第１工程では、第１領域と、前記第１領域の周りに設けられた第２領域と、を含む第１導電形の半導体領域の上に、前記第１領域と重なる第１絶縁層領域と前記第２領域と重なる第２絶縁層領域とを含む第１絶縁層を形成する。前記第２工程では、前記第２絶縁層領域の上に第２絶縁層を形成する。前記第３工程では、前記第１絶縁層及び前記第２絶縁層の上に、前記第１絶縁層と重なる第３絶縁層領域と前記第２絶縁層と重なる第４絶縁層領域とを含む第３絶縁層を形成する。前記第４工程では、前記第３絶縁層領域の一部を除去して第１トレンチを形成するとともに、前記第４絶縁層領域を除去して第２トレンチを形成する。前記第５工程では、前記第１絶縁層領域のうち前記第１トレンチと重なる部分及び前記第１領域のうち前記第１トレンチと重なる部分を除去して第３トレンチを形成する。前記第６工程では、前記第３トレンチの底面及び側面に第４絶縁層を形成する。前記第７工程では、前記第３トレンチの内部、前記第２トレンチの内部、及び前記第３絶縁層の上に、前記第３トレンチの内部に位置する電極領域と、前記第２トレンチの内部に位置する配線領域と、前記電極領域の上、前記配線領域の上、及び前記第３絶縁層の上に位置する除去領域と、を含む導電部を形成する。前記第８工程では、前記除去領域を除去する。
【図面の簡単な説明】
【０００７】
第１実施形態に係る半導体装置を表す平面図である。
第１実施形態に係る半導体装置の一部を表す平面図である。
第１実施形態に係る半導体装置の一部を表す断面図である。
第１実施形態に係る半導体装置の一部を表す断面図である。
第１実施形態に係る半導体装置の一部を表す断面図である。
第１実施形態に係る半導体装置の一部を表す断面図である。
第２実施形態に係る半導体装置の一部を表す断面図である。
図８（ａ）～図８（ｅ）は、実施形態に係る半導体装置の製造方法の一例を表す断面図である。
図９（ａ）～図９（ｅ）は、実施形態に係る半導体装置の製造方法の一例を表す断面図である。
【発明を実施するための形態】
【０００８】
以下に、本発明の各実施形態について図面を参照しつつ説明する。
図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
以下の説明及び図面において、ｎ
＋
、ｎ
－
及びｐ
＋
、ｐの表記は、各不純物濃度の相対的な高低を表す。すなわち、「＋」が付されている表記は、「＋」及び「－」のいずれも付されていない表記よりも不純物濃度が相対的に高く、「－」が付されている表記は、いずれも付されていない表記よりも不純物濃度が相対的に低いことを示す。これらの表記は、それぞれの領域にｐ形不純物とｎ形不純物の両方が含まれている場合には、それらの不純物が補償しあった後の正味の不純物濃度の相対的な高低を表す。
以下で説明する各実施形態について、各半導体領域のｐ形とｎ形を反転させて各実施形態を実施してもよい。
【０００９】
（第１実施形態）
図１は、実施形態に係る半導体装置を表す平面図である。
図２は、第１実施形態に係る半導体装置の一部を表す平面図である。
図３～図６は、実施形態に係る半導体装置の一部を表す断面図である。
図２は、図１に示した領域IIの拡大図である。
図３は、図２に示したIII－III線による断面図である。
図４は、図２に示したIV－IV線による断面図である。
図５は、図２に示したV－V線による断面図である。
図６は、図２に示したVI－VI線による断面図である。
【００１０】
第１実施形態に係る半導体装置１００は、縦型のＭＯＳＦＥＴである。半導体装置１００は、いわゆるドットＦＰ構造のＭＯＳＦＥＴである。
（【００１１】以降は省略されています）

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