特許ウォッチ

公開番号2024136318
公報種別公開特許公報(A)
公開日2024-10-04
出願番号2023047402
出願日2023-03-23
発明の名称半導体装置
出願人国立大学法人金沢大学,国立研究開発法人産業技術総合研究所
代理人個人
主分類H01L 21/336 20060101AFI20240927BHJP(基本的電気素子)
要約【課題】低オン抵抗と高耐圧との両方が実現可能とされ、かつ、高電圧動作が安定化された半導体装置を提供する。
【解決手段】本発明の半導体装置10は、第1導電型の第1半導体層11と、第1半導体層11と接するように配され、第2導電型の半導体部とされるソース部12と、前記ソース部とオーミック接触して配されるソース電極15と、第1半導体層11上にゲート絶縁膜17を介して配され、印加電場により第1半導体層11におけるゲート絶縁膜17との接触面近傍の領域に反転層19を形成可能なゲート電極18と、反転層19と接するように配される第1導電型の第2半導体層13と、反転層19から離間されるとともに、第2導電型の半導体部として第2半導体層13とpn接合を形成するように第2半導体層13と接して配されるドレイン部14と、ドレイン部14とオーミック接触して配されるドレイン電極16とを有する。
【選択図】図3(b)
特許請求の範囲【請求項１】
ｐ型及びｎ型のいずれかの導電型とされる第１導電型の第１半導体層と、
前記第１半導体層と接するように配され、前記導電型が前記第１導電型と異なる第２導電型の半導体部とされるソース部と、
前記ソース部とオーミック接触して配されるソース電極と、
前記第１半導体層のいずれかの面上にゲート絶縁膜を介して配され、印加電場により前記第１半導体層における前記ゲート絶縁膜との接触面近傍の領域に反転層を形成可能なゲート電極と、
前記反転層と接するように配される前記第１導電型の第２半導体層と、
前記反転層から離間されるとともに、前記第２導電型の半導体部として前記第２半導体層とｐｎ接合を形成するように前記第２半導体層と接して配されるドレイン部と、
前記ドレイン部とオーミック接触して配されるドレイン電極と、
を有することを特徴とする半導体装置。
続きを表示（約 1,300 文字）【請求項２】
反転層－ドレイン部間の最短距離である距離Ｌ
ｄｇ
が、下記式（１）の条件を満たす請求項１に記載の半導体装置。
JPEG
2024136318000004.jpg
23
97
ただし、前記式（１）中、εは、第２半導体層の誘電率を示し、φ
ｂｉ
は、前記第２半導体層と前記ドレイン部との間に生じるビルトインポテンシャルを示し、ｑは、電子電荷を示し、Ｎ
ｄ
は、前記第２半導体層における不純物濃度を示し、Ｎ
a
は、前記ドレイン部における不純物濃度を示す。
【請求項３】
第２半導体層における不純物濃度が、第１半導体層における不純物濃度よりも１桁以上低い請求項１又は２に記載の半導体装置。
【請求項４】
第１半導体層と第２半導体層とが一の層として同一の半導体材料及び不純物濃度で形成される請求項１又は２に記載の半導体装置。
【請求項５】
ソース部及びドレイン部における不純物濃度が、第１半導体層における不純物濃度よりも１桁以上高い請求項１又は２に記載の半導体装置。
【請求項６】
ソース部が第１半導体層の一の面から前記一の面と反対側の面側に向けて埋設される層及び前記一の面上に積層される層のいずれかとして形成され、
ゲート電極が前記第１半導体層の前記一の面上にゲート絶縁膜を介して配され、
第２半導体層が前記ゲート電極及び反転層を挟んで前記ソース部と対向する位置に前記第１半導体層の前記一の面から前記一の面と反対側の面側に向けて埋設される層及び前記一の面上に積層される層のいずれかとして形成され、
ドレイン部が前記第２半導体層を挟んで前記反転層と対向する位置に前記第１半導体層の前記一の面から前記一の面と反対側の面側に向けて埋設される層及び前記第２半導体層上に積層される層のいずれかとして形成される請求項１又は２に記載の半導体装置。
【請求項７】
ソース部が一の面上にソース電極が配される層として形成され、
第１半導体層が前記層の前記一の面と反対側の面上に積層されるとともに前記層との積層面から前記積層面と反対側の面まで通される貫通孔を持つように形成され、
前記第１半導体層の前記反対側の面上に第２半導体層とドレイン部とがこの順で配され、
ゲート電極が前記第１半導体層及び前記層との接触面がゲート絶縁膜で被覆された状態で前記貫通孔内に配される請求項１又は２に記載の半導体装置。
【請求項８】
第１半導体層、第２半導体層、ドレイン部及びソース部の少なくともいずれかがシリコンより大きなバンドギャップを持つワイドギャップ半導体形成材料で形成される請求項１又は２に記載の半導体装置。
【請求項９】
ワイドギャップ半導体形成材料がダイヤモンドである請求項８に記載の半導体装置。
【請求項１０】
ソース部及びドレイン部がダイヤモンドで形成され、ホッピング伝導性を有する請求項９に記載の半導体装置。

発明の詳細な説明【技術分野】
【０００１】
本発明は、ＭＯＳＦＥＴ構造に類した構造を有する高耐圧向けの半導体装置に関する。
続きを表示（約 2,400 文字）【背景技術】
【０００２】
現在、大電力向けのスイッチング素子として低オン抵抗で高耐圧のＩＧＢＴが利用されている。
しかしながら、前記ＩＧＢＴは、少数キャリアが伝導に関与するバイポーラ動作の素子であるため、スイッチング速度がユニポーラ動作の素子に劣る問題がある。
【０００３】
一方、ＭＯＳＦＥＴに代表されるユニポーラ動作の素子としては、オン抵抗と耐圧との関係がトレードオフの関係にあり、低オン抵抗を求めると耐圧が低下し、高耐圧を求めるとオン抵抗が高くなる問題がある（非特許文献１～３参照）。従来のＭＯＳＦＥＴ素子が有するこの問題は、耐圧向上のために形成するドリフト層の高いドリフト抵抗に由来する。なお、ここでいう耐圧とは、素子が誤動作や破壊を起こさない限界の電圧を意味する。
【０００４】
こうした問題を解決するため、本発明者らは、前記ドリフト層を持たない新たな動作原理で動作する半導体装置を開発した（特許文献１参照）。以下、この半導体装置について図面を参照しつつ、具体的に説明する。
図１（ａ），（ｂ）に示すように、従来の半導体装置１００は、ｐ型及びｎ型のいずれかの導電型とされる第１導電型（図示の例ではｎ型）の第１半導体層１０１と、第１半導体層１０１と接するように配され、前記導電型が前記第１導電型と異なる第２導電型（図示の例ではｐ
＋
型）の半導体部とされるソース部１０２と、ソース部１０２とオーミック接触して配されるソース電極１０５と、第１半導体層１０１上にゲート絶縁膜１０７を介して配され、印加電場により第１半導体層１０１におけるゲート絶縁膜１０７との接触面近傍の領域に反転層１０９を形成可能なゲート電極１０８と、反転層１０９と接するように配される第１導電型の第２半導体層１０３と、反転層１０９から離間されるとともに第２半導体層１０３とショットキー接触して配されるドレイン電極１０６と、を有し、従来のＭＯＳＦＥＴ素子が有する前記ドリフト層を持たずに構成される。なお、図１（ａ）は、従来の半導体装置１００の構成を示す断面説明図であり、図１（ｂ）は、ゲート電圧の印加により反転層１０９を形成した状態を示す断面説明図である。
【０００５】
このように構成される従来の半導体装置１００では、図２（ａ）に示すように、オフ時において、ドレイン電極１０６と第２半導体層１０３とのショットキー接合により第１空乏層が形成され、また、ソース部１０２と第１半導体層１０１とのｐｎ接合により、第１半導体層１０１に第２空乏層が形成される。これら第１，２空乏層同士は、接しておらず、第１半導体層１０１の中性領域によって隔離されて存在する。
即ち、ゲート電極１０８に電圧が印加されていない状態の場合、前記中性領域によって形成される下向きのバンドのたわみによって、ソース部１０２における正孔（図中、「＋」で示す）の移動がブロックされ、電流が流れないオフ状態となる。仮に、ドレイン電極１０６に順方向電圧が印加されたとしても、ソース部１０２のｐ
＋
層の価電子帯に存在する正孔が第１半導体層１０１のｎ層に流れ込み、電子（図中、「－」で示す）と再結合して消滅する。よって、ソース部１０２における正孔は、ドレイン電極１０６に到達することができず、結果として、第１半導体層１０１は、多数キャリアである正孔に対して絶縁体として作用する。
【０００６】
一方、ゲート電極１０８に電圧を印加してオン状態とすると、図２（ｂ）に示すように、第１半導体層１０１層におけるゲート絶縁層１０７の直下位置に反転層１０９が形成され、前記中性領域が消失する。この時、ドレイン電極１０６に順方向電圧が印加されると、ソース部１０２の価電子帯に存在する正孔が反転層１０９を介して第２半導体層１０３に流れ込み、第２半導体層１０３の内部電界により、ドレイン電極１０６に到達する。つまり、ドレイン電流が流れる。
【０００７】
以上の原理により、従来の半導体装置１００では、従来のＭＯＳＦＥＴ素子と同等の動作が実現される一方で、前記ドリフト層を持たないことから、前記ドリフト抵抗から解放された高耐圧向けの素子構造が適用可能とされる。つまり、オン抵抗と耐圧との関係がトレードオフの関係にあることを打破して、低オン抵抗と高耐圧との両方を実現可能とされる。
なお、図２（ａ）は、熱平衡状態に置かれた半導体装置１００におけるドレイン電極１０６－ソース電極１０５間のオフ時のエネルギーバンド図を示す図であり、図２（ｂ）は、熱平衡状態に置かれた半導体装置１００におけるドレイン電極１０６－ソース電極１０５間のオン時のエネルギーバンド図を示す図である。
【先行技術文献】
【特許文献】
【０００８】
国際公開第２０２１／２１０５４７号公報
【非特許文献】
【０００９】
S.M.Sze, "Physics of Semiconductor Devices", Wiley, 3rd Edition (2007).
“次世代パワー半導体―省エネルギー社会に向けたデバイス開発の最前線”，エヌ・ティー・エス，ISBN-10: 4860432622, (2009).
荒井和雄，吉田貞史，“SiC素子の基礎と応用”，(2003)，オーム社
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明は、従来技術における前記諸問題を解決し、低オン抵抗と高耐圧との両方が実現可能とされ、かつ、高電圧動作が安定化された半導体装置を提供することを課題とする。
（【００１１】以降は省略されています）

関連特許