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公開番号2024135178
公報種別公開特許公報(A)
公開日2024-10-04
出願番号2023045736
出願日2023-03-22
発明の名称半導体装置
出願人株式会社東芝,東芝デバイス&ストレージ株式会社
代理人弁理士法人鈴榮特許綜合事務所
主分類H03K 17/78 20060101AFI20240927BHJP(基本電子回路)
要約【課題】2組のMOSFET対が同時にオンすることを抑制できる半導体装置を提供する。
【解決手段】実施形態の半導体装置は、第1及び第2スイッチ素子と第1及び第2発光素子と第1及び第2受光素子と第1及び第2電圧制御回路と第1及び第2スイッチ制御回路とを含む。第1スイッチ素子は、各々の一端が第1ノードに接続され且つ各々のゲート端が第2ノードに接続された第1及び第2トランジスタを有する。第2スイッチ素子は、各々の一端が第3ノードに接続され且つ各々のゲート端が第4ノードに接続された第3及び第4トランジスタを有する。第1スイッチ制御回路は、入力信号が第1論理レベルから第2論理レベルへ遷移してから第1時間が経過した後に第1発光素子を発光させる。第2スイッチ制御回路は、入力信号が第2論理レベルから第1論理レベルへ遷移してから第2時間が経過した後に第2発光素子の発光を停止させる。
【選択図】図20
特許請求の範囲【請求項１】
各々の一端が第１ノードに接続され、且つ各々のゲート端が第２ノードに接続された第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタを有する第１スイッチ素子と、
各々の一端が第３ノードに接続され、且つ各々のゲート端が第４ノードに接続された第３ＭＯＳトランジスタ及び第４ＭＯＳトランジスタを有する第２スイッチ素子と、
第１発光素子及び第２発光素子と、
前記第１発光素子により生成された光に基づいて電流を生成する第１受光素子と、
前記第２発光素子により生成された光に基づいて電流を生成する第２受光素子と、
前記第１受光素子により生成された電流に基づいて前記第２ノードに電圧を印加する第１電圧制御回路と、
前記第２受光素子により生成された電流に基づいて前記第３ノードに電圧を印加する第２電圧制御回路と、
入力信号が第１論理レベルから第２論理レベルへ遷移してから第１時間が経過した後に前記第１発光素子を発光させるように構成された第１スイッチ制御回路と、
前記入力信号が前記第２論理レベルから前記第１論理レベルへ遷移してから第２時間が経過した後に前記第２発光素子の発光を停止させるように構成された第２スイッチ制御回路と、
を備え、
前記第１ＭＯＳトランジスタ及び前記第２ＭＯＳトランジスタのそれぞれは、エンハンスメント型のＮチャネルＭＯＳＦＥＴであり、
前記第３ＭＯＳトランジスタ及び前記第４ＭＯＳトランジスタのそれぞれは、デプレッション型のＮチャネルＭＯＳＦＥＴである、
半導体装置。
続きを表示（約 3,100 文字）【請求項２】
前記第１スイッチ制御回路は、前記入力信号が前記第２論理レベルから前記第１論理レベルへ遷移してから前記第２時間が経過する前に前記第１発光素子の発光を停止させるように構成され、
前記第２スイッチ制御回路は、前記入力信号が前記第１論理レベルから前記第２論理レベルへ遷移してから前記第１時間が経過する前に前記第２発光素子を発光させるように構成される、
請求項１に記載の半導体装置。
【請求項３】
前記第１スイッチ制御回路は、前記入力信号が前記第１論理レベルから前記第２論理レベルへ遷移して前記第１時間が経過してからさらに第３時間が経過するまで第１電流に基づいて前記第１発光素子を発光させ、前記第３時間が経過した後に前記第１電流よりも少ない第２電流に基づいて前記第１発光素子を発光させるように構成され、
前記第２スイッチ制御回路は、前記入力信号が前記第１論理レベルから前記第２論理レベルへ遷移してから第４時間が経過するまで第３電流に基づいて前記第２発光素子を発光させ、前記第４時間が経過した後に前記第３電流よりも少ない第４電流に基づいて前記第２発光素子を発光させるように構成される、
請求項１に記載の半導体装置。
【請求項４】
電源電圧が供給されたことに基づいて、前記第１スイッチ素子の導通の制御を有効にする第１イネーブル信号と、前記第２スイッチ素子の導通の制御を有効にする第２イネーブル信号を生成するように構成されたイネーブル制御回路をさらに備え、
前記電源電圧が供給されたことに基づいて前記第１イネーブル信号が前記第１論理レベルから前記第２論理レベルに遷移するタイミングは、前記電源電圧が供給されたことに基づいて前記第２イネーブル信号が前記第１論理レベルから前記第２論理レベルに遷移するタイミングよりも遅く、
前記電源電圧の供給が停止されたことに基づいて前記第１イネーブル信号が前記第２論理レベルから前記第１論理レベルに遷移するタイミングは、前記電源電圧の供給が停止されたことに基づいて前記第２イネーブル信号が前記第２論理レベルから前記第１論理レベルに遷移するタイミングよりも早い、
請求項１に記載の半導体装置。
【請求項５】
前記第１電圧制御回路は、前記第２ノードを充電する経路に接続された第１抵抗素子と、前記第１ノードを放電する経路に接続され、且つ前記第１抵抗素子よりも低い抵抗値を有する第２抵抗素子とを有し、
前記第２電圧制御回路は、前記第３ノードを充電する経路に接続された第３抵抗素子と、前記第４ノードを放電する経路に接続され、且つ前記第３抵抗素子よりも高い抵抗値を有する第４抵抗素子とを有する、
請求項１に記載の半導体装置。
【請求項６】
各々のソース端が第１ノードに接続され、且つ各々のゲート端が第２ノードに接続された第１トランジスタ及び第２トランジスタを有する第１スイッチ素子と、
各々のソース端が第３ノードに接続され、且つ各々のゲート端が第４ノードに接続された第３トランジスタ及び第４トランジスタを有する第２スイッチ素子と、
第１発光素子及び第２発光素子と、
前記第１発光素子により生成された光に基づいて電流を生成する第１受光素子と、
前記第２発光素子により生成された光に基づいて電流を生成する第２受光素子と、
前記第１受光素子により生成された電流に基づいて前記第２ノードに電圧を印加する第１電圧制御回路と、
前記第２受光素子により生成された電流に基づいて前記第４ノードに電圧を印加する第２電圧制御回路と、
入力信号が第１論理レベルから第２論理レベルへ遷移してから第１時間が経過した後に前記第１発光素子を発光させるように構成された第１スイッチ制御回路と、
前記入力信号が前記第２論理レベルから前記第１論理レベルへ遷移してから第２時間が経過した後に前記第２発光素子を発光させるように構成された第２スイッチ制御回路と、
を備え、
前記第１トランジスタ、前記第２トランジスタ、前記第３トランジスタ、及び前記第４トランジスタのそれぞれは、エンハンスメント型のＮチャネルＭＯＳＦＥＴである、
半導体装置。
【請求項７】
前記第１スイッチ制御回路は、前記入力信号が前記第２論理レベルから前記第１論理レベルへ遷移してから前記第２時間が経過する前に前記第１発光素子の発光を停止させるように構成され、
前記第２スイッチ制御回路は、前記入力信号が前記第１論理レベルから前記第２論理レベルへ遷移してから前記第１時間が経過する前に前記第２発光素子の発光を停止させるように構成される、
請求項６に記載の半導体装置。
【請求項８】
前記第１スイッチ制御回路は、前記入力信号が前記第１論理レベルから前記第２論理レベルへ遷移して前記第１時間が経過してからさらに第３時間が経過するまで第１電流に基づいて前記第１発光素子を発光させ、前記第３時間が経過した後に前記第１電流よりも少ない第２電流に基づいて前記第１発光素子を発光させるように構成され、
前記第２スイッチ制御回路は、前記入力信号が前記第２論理レベルから前記第１論理レベルへ遷移してから前記第２時間が経過してからさらに第４時間が経過するまで第３電流に基づいて前記第２発光素子を発光させ、前記第４時間が経過した後に前記第３電流よりも少ない第４電流に基づいて前記第２発光素子を発光させるように構成される、
請求項６に記載の半導体装置。
【請求項９】
第１スイッチ素子と、
第２スイッチ素子と、
第１絶縁結合素子及び第２絶縁結合素子と、
前記第１絶縁結合素子が信号を伝送している場合に前記第１スイッチ素子を導通状態に制御し、前記第１絶縁結合素子が信号を伝送していない場合に前記第１スイッチ素子を非導通状態に制御するように構成された第１制御回路と、
前記第２絶縁結合素子が信号を伝送している場合に前記第２スイッチ素子を非導通状態に制御し、前記第２絶縁結合素子が信号を伝送していない場合に前記第２スイッチ素子を導通状態に制御するように構成された第２制御回路と、
入力信号が第１論理レベルから第２論理レベルへ遷移してから第１時間が経過した後に前記第１絶縁結合素子に信号を伝送させるように構成された第１スイッチ制御回路と、
前記入力信号が前記第２論理レベルから前記第１論理レベルへ遷移してから第２時間が経過した後に前記第２絶縁結合素子の信号の伝送を停止させるように構成された第２スイッチ制御回路と、
を備える、半導体装置。
【請求項１０】
前記第１スイッチ制御回路は、前記入力信号が前記第２論理レベルから前記第１論理レベルへ遷移してから前記第２時間が経過する前に前記第１絶縁結合素子の信号の伝送を停止させるように構成され、
前記第２スイッチ制御回路は、前記入力信号が前記第１論理レベルから前記第２論理レベルへ遷移してから前記第１時間が経過する前に前記第２絶縁結合素子に信号を伝送させるように構成される、
請求項９に記載の半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
実施形態は、半導体装置に関する。
続きを表示（約 3,900 文字）【背景技術】
【０００２】
１次側（送信側）の回路と２次側（受信側）の回路とが電気的に絶縁された状態で、１次側の回路の制御により２次側の回路のスイッチ素子をオンオフさせることが可能な半導体装置が知られている。また、このような半導体装置の一種として、発光素子（例えば、ＬＥＤ：Light Emitting Diode）を含む１次側の回路と、受光素子（例えば、フォトダイオード）を含む２次側の回路とにより構成されるフォトリレーが知られている。例えば、フォトリレーでは、２次側の回路が、受光素子と、ソースが共通接続されたＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）対（すなわち、ソースコモンＭＯＳＦＥＴ）とを含む。また、フォトリレーの一種として、２組のソースコモンＭＯＳＦＥＴを利用したＣ接点型のフォトリレーが知られている。Ｃ接点型のフォトリレーは、２組のソースコモンＭＯＳＦＥＴのうち一方をオンさせ、他方をオフさせるように構成される。この場合、１次側の発光素子の発光／非発光が制御されることによって、２組のソースコモンＭＯＳＦＥＴのオンオフが制御される。このようなフォトリレーでは、２組のソースコモンＭＯＳＦＥＴが同時にオンしないことが好ましい。
【先行技術文献】
【特許文献】
【０００３】
特開平０９－２６１０２７号公報
特開平０８－０６５１２７号公報
特開平０７－０４６１０９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
２組のＭＯＳＦＥＴ対が同時にオンすることを抑制できる半導体装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態の半導体装置は、第１スイッチ素子と、第２スイッチ素子と、第１発光素子と、第２発光素子と、第１受光素子と、第２受光素子と、第１電圧制御回路と、第２電圧制御回路と、第１スイッチ制御回路と、第２スイッチ制御回路とを含む。第１スイッチ素子は、各々の一端が第１ノードに接続され、且つ各々のゲート端が第２ノードに接続された第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタを有する。第２スイッチ素子は、各々の一端が第３ノードに接続され、且つ各々のゲート端が第４ノードに接続された第３ＭＯＳトランジスタ及び第４ＭＯＳトランジスタを有する。第１受光素子は、第１発光素子により生成された光に基づいて電流を生成するように構成される。第２受光素子は、第２発光素子により生成された光に基づいて電流を生成するように構成される。第１電圧制御回路は、第１受光素子により生成された電流に基づいて第２ノードに電圧を印加するように構成される。第２電圧制御回路は、第２受光素子により生成された電流に基づいて第３ノードに電圧を印加するように構成される。第１スイッチ制御回路は、入力信号が第１論理レベルから第２論理レベルへ遷移してから第１時間が経過した後に第１発光素子を発光させるように構成される。第２スイッチ制御回路は、入力信号が第２論理レベルから第１論理レベルへ遷移してから第２時間が経過した後に第２発光素子の発光を停止させるように構成される。第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタのそれぞれは、エンハンスメント型のＮチャネルＭＯＳＦＥＴである。第３ＭＯＳトランジスタ及び第４ＭＯＳトランジスタのそれぞれは、デプレッション型のＮチャネルＭＯＳＦＥＴである。
【図面の簡単な説明】
【０００６】
第１実施形態に係る半導体装置の外観の一例を示す平面図。
第１実施形態に係る半導体装置の入出力特性の一例を示すテーブル。
第１実施形態に係る半導体装置のパッケージの構成の一例を示すブロック図。
第１実施形態に係る半導体装置が備える集積回路の構成の一例を示すブロック図。
第１実施形態に係る半導体装置が備える集積回路に含まれたリセット回路の構成の一例を示す回路図。
第１実施形態に係る半導体装置が備える集積回路に含まれたリセット回路の動作特性の一例を示すタイムチャート。
第１実施形態に係る半導体装置が備える集積回路に含まれたイネーブル制御回路の動作特性の一例を示すタイムチャート。
第１実施形態に係る半導体装置が備える集積回路に含まれたＬＥＤ制御回路構成の一例を示すブロック図。
第１実施形態に係る半導体装置が備える集積回路におけるＡＩＮ生成回路の回路構成の一例を示す回路図。
第１実施形態に係る半導体装置が備える集積回路におけるＴＯＮＡ生成回路の回路構成の一例を示す回路図。
第１実施形態に係る半導体装置が備える集積回路におけるＢＩＮ生成回路の回路構成の一例を示す回路図。
第１実施形態に係る半導体装置が備える集積回路におけるＴＯＮＢ生成回路の回路構成の一例を示す回路図。
第１実施形態に係る半導体装置が備える集積回路におけるＬＥＤ駆動回路の回路構成の一例を示す回路図。
第１実施形態に係る半導体装置が備える集積回路におけるＬＥＤ駆動回路の動作特性の第１例を示す回路図。
第１実施形態に係る半導体装置が備える集積回路におけるＬＥＤ駆動回路の動作特性の第２例を示す回路図。
第１実施形態に係る半導体装置が備えるＡＳＷ制御部に含まれた受光部及びＶＧＳ制御回路の回路構成の一例を示す回路図。
第１実施形態に係る半導体装置が備えるＢＳＷ制御部に含まれた受光部及びＶＧＳ制御回路の回路構成の一例を示す回路図。
第１実施形態に係る半導体装置における電源電圧に基づく動作の一例を示すタイムチャート。
第１実施形態に係る半導体装置においてＶＣＣ瞬間停電が発生した場合の動作の一例を示すタイムチャート。
第１実施形態に係る半導体装置の電源オン時におけるＡタイプスイッチ及びＢタイプスイッチの動作の一例を示すタイムチャート。
第１実施形態に係る半導体装置の電源オン時におけるゲート－ソース間電圧の変化の一例を示すタイムチャート。
第２実施形態に係る半導体装置の外観の一例を示す平面図。
第２実施形態に係る半導体装置の入出力特性の一例を示すテーブル。
第２実施形態に係る半導体装置のパッケージの構成の一例を示すブロック図。
第２実施形態に係る半導体装置が備える集積回路の構成の一例を示すブロック図。
第２実施形態に係る半導体装置が備える集積回路に含まれたＬＥＤ制御回路の構成の一例を示すブロック図。
第２実施形態に係る半導体装置の電源オン時における２つのＡタイプスイッチの動作の一例を示すタイムチャート。
ＡＳＷ制御部に含まれた受光部及びＶＧＳ制御回路の回路構成の変形例を示す回路図。
ＢＳＷ制御部に含まれた受光部及びＶＧＳ制御回路の回路構成の変形例を示す回路図。
半導体装置のパッケージの構成の変形例を示すブロック図。
【発明を実施するための形態】
【０００７】
以下に、各実施形態について図面を参照して説明する。各実施形態は、発明の技術的思想を具体化するための装置や方法を例示している。図面は、模式的又は概念的なものである。図面の寸法及び比率等は、必ずしも現実のものと同一とは限らない。以下の説明において、略同一の機能及び構成を有する構成要素には、同一の符号が付加されている。
【０００８】
本明細書では、入力信号が無信号であることを示す論理レベルが“Ｌ（Low）”レベルであり、入力信号が有信号であることを示す論理レベルが“Ｈ（High）”レベルである場合について説明する。“Ｈ”レベルは、“Ｌ”レベルの逆論理レベルに対応する。なお、入力信号の有無と論理レベルとの対応付けは、回路構成に応じて変更されてもよい。
【０００９】
本明細書において、フォトリレーとして使用される半導体装置が備えるスイッチ素子としては、エンハンスメント型のＮチャネルＭＯＳＦＥＴと、デプレッション型のＮチャネルＭＯＳＦＥＴとが挙げられる。以下では、ＮチャネルＭＯＳＦＥＴのことを、“ＮＭＯＳトランジスタ”と呼ぶ。ＰチャネルＭＯＳＦＥＴのことを、“ＰＭＯＳトランジスタ”と呼ぶ。ＮＰＮ型のバイポーラトランジスタのことを、“ＮＰＮトランジスタ”と呼ぶ。エンハンスメント型のＮＭＯＳトランジスタを利用したスイッチ素子のことを、“ＡタイプスイッチＡＳＷ”と呼ぶ。デプレッション型のＮＭＯＳトランジスタを利用したスイッチ素子のことを、“ＢタイプスイッチＢＳＷ”と呼ぶ。
【００１０】
＜１＞第１実施形態
第１実施形態に係る半導体装置１は、ＡタイプスイッチＡＳＷとＢタイプスイッチＢＳＷを備え、入力信号に応じてＡタイプスイッチＡＳＷとＢタイプスイッチＢＳＷのオンオフを電気的に切り替えるように構成されたフォトリレーである。半導体装置１は、ＡタイプスイッチＡＳＷ及びＢタイプスイッチＢＳＷのそれぞれのオンオフのタイミングを調整することにより、ＡタイプスイッチＡＳＷ及びＢタイプスイッチＢＳＷの同時オンの発生を抑制する。以下に、第１実施形態に係る半導体装置１の詳細について説明する。
（【００１１】以降は省略されています）

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