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公開番号2024119606
公報種別公開特許公報(A)
公開日2024-09-03
出願番号2023026627
出願日2023-02-22
発明の名称マイクロプロセッサ及びマイクロプロセッサの処理方法
出願人富士通株式会社
代理人弁理士法人フィールズ国際特許事務所
主分類G06F 9/38 20180101AFI20240827BHJP(計算;計数)
要約【課題】
悪意のプログラムによる投機実行を防止し、分岐予測機構の分岐予測バッファの規模を抑制する。
【解決手段】
実行コンテキストに紐づく数ビットのセキュリティIDをコンテキストテーブルに登録し、分岐予測機構の分岐予測バッファ内のエントリのタグに過去に実行した命令アドレスとその実行時のセキュリティIDを記憶しておく。分岐予測機構が、分岐予測時に、分岐予測対象の命令アドレスと実行コンテキストに紐づくセキュリティIDで分岐予測バッファ内のエントリを検索し、一致するエントリの分岐ターゲットアドレスを命令アドレス生成部に応答する。セキュリティIDのビット数は、実行コンテキスト及び実行コンテキストに含まれるプロセスを識別するプログラムIDのビット数より少ない。
【選択図】図5
特許請求の範囲【請求項１】
命令のフェッチ先である命令アドレスを生成し、前記命令アドレスを出力して命令フェッチを実行する命令アドレス生成部と、
プロセスに紐づけられた実行コンテキストを、前記実行コンテキストを識別可能なセキュリティＩＤと紐づけてそれぞれ記憶するＭ個の第１エントリを含むコンテキストバッファを有し、実行中のプロセスの前記実行コンテキストに紐付けられた前記セキュリティＩＤを取り出すコンテキストテーブル処理部と、
過去に実行された分岐命令の分岐命令アドレスと前記分岐命令が実行されたときの前記セキュリティＩＤとを記憶するタグと、前記過去に実行された分岐命令の分岐ターゲットアドレスとをそれぞれ記憶するＮ個の第２エントリを含む分岐予測バッファを有し、前記Ｎは前記Ｍより大きく、前記Ｍ及びＮは２以上の自然数であり、
前記命令アドレス生成部が出力する命令アドレス及び前記コンテキストテーブル処理部から取り出された前記セキュリティＩＤと、前記第２エントリのタグ内の前記分岐命令アドレス及び前記セキュリティＩＤとを比較し、
前記比較で一致した前記第２エントリ内の前記分岐ターゲットアドレスを前記命令アドレス生成部に出力する分岐予測機構とを有し、
前記命令アドレス生成部は、前記分岐予測機構から出力された前記分岐ターゲットアドレスに基づいて前記命令フェッチを実行する、マイクロプロセッサ。
続きを表示（約 3,600 文字）【請求項２】
前記コンテキストテーブル処理部は、
前記実行コンテキストが切り替わったときに前記切り替わった実行コンテキストで前記Ｍ個の第１エントリを検索し、
前記切り替わった実行コンテキストがいずれかの前記第１エントリ内に登録がされている場合、ヒットした第１エントリ内の前記セキュリティＩＤを取り出し、
前記登録がされてなくかつ前記第１エントリに空きがある場合、前記切り替わった実行コンテキストを前記切り替わった実行コンテキストを識別するセキュリティＩＤと紐づけて前記第１エントリの空きエントリに登録し、登録した前記セキュリティＩＤを取り出し、
前記登録がされてなくかつ前記第１エントリに空きがない場合、前記切り替わった実行コンテキストを前記切り替わった実行コンテキストを識別するセキュリティＩＤと紐づけて前記第１エントリに上書き登録し、無効化要求を前記分岐予測機構に送信し、
前記分岐予測機構は、前記無効化要求に応答して、少なくとも前記上書き登録された元のセキュリティＩＤを記憶する前記第２エントリを無効化する、請求項１に記載のマイクロプロセッサ。
【請求項３】
前記コンテキストテーブル処理部は、
前記第１エントリに上書き登録するとき、前記セキュリティＩＤを昇順または降順に更新して、前記切り替わった実行コンテキストに前記更新したセキュリティＩＤを紐づけて前記第１エントリに上書き登録し、
前記セキュリティＩＤの更新が一周したとき、前記第２エントリ全てを無効化する無効化要求を前記分岐予測機構に送信し、
前記分岐予測機構は、前記無効化要求に応答して、前記第２エントリの全てを無効化する、請求項２に記載のマイクロプロセッサ。
【請求項４】
前記セキュリティＩＤは、前記第１エントリのエントリ番号であり、
前記コンテキストテーブル処理部は、前記第１エントリに上書き登録するとき、前記セキュリティＩＤとして前記第１エントリのエントリ番号を昇順または降順に更新する、請求項３に記載のマイクロプロセッサ。
【請求項５】
前記コンテキストテーブル処理部は、前記Ｍ個の第１エントリそれぞれに、更に前記実行コンテキストに紐付けられた追加セキュリティＩＤを記憶し、
前記分岐予測機構は、前記Ｎ個の第２エントリそれぞれのタグに、前記命令アドレスと前記追加セキュリティＩＤのハッシュと前記セキュリティＩＤを記憶する、請求項１に記載のマイクロプロセッサ。
【請求項６】
前記コンテキストテーブル処理部は、
前記実行コンテキストが切り替わったときに前記切り替わった実行コンテキストで前記Ｍ個の第１エントリを検索し、
前記切り替わった実行コンテキストがいずれかの前記第１エントリ内に登録がされている場合、ヒットした第１エントリ内の前記セキュリティＩＤ及び追加セキュリティＩＤを取り出し、
前記登録がされてなくかつ前記第１エントリに空きがある場合、前記切り替わった実行コンテキストを前記切り替わった実行コンテキストを識別するセキュリティＩＤ及び追加セキュリティと紐づけて前記第１エントリの空きエントリに登録し、登録した前記セキュリティＩＤ及び追加セキュリティＩＤを取り出し、
前記登録がされてなくかつ前記第１エントリに空きがない場合、前記切り替わった実行コンテキストを前記切り替わった実行コンテキストを識別するセキュリティＩＤ及び追加セキュリティと紐づけて前記第１エントリに上書き登録する、請求項５に記載のマイクロプロセッサ。
【請求項７】
前記セキュリティＩＤのビット数は、前記実行コンテキスト及び前記実行コンテキストに含まれる前記プロセスを識別するプログラムＩＤのビット数より少ない、請求項１に記載のマイクロプロセッサ。
【請求項８】
データのフェッチ先であるオペランドアドレスを生成し、前記オペランドアドレスを出力してデータフェッチを実行するオペランドアドレス生成部と、
プロセスに紐づけられた実行コンテキストを、前記実行コンテキストを識別可能なセキュリティＩＤと紐づけてそれぞれ記憶するＭ個の第１エントリを含むコンテキストバッファを有し、実行中のプロセスの前記実行コンテキストに紐付けられた前記セキュリティＩＤを取り出すコンテキストテーブル処理部と、
データをフェッチするデータ要求に応答して１次データキャッシュでキャッシュミスが発生したときのオペランドアドレスと、前記データ要求が実行されたときの前記セキュリティＩＤとを記憶するタグそれぞれ記憶するＮ個の第２エントリを含むプリフェッチキューを有し、前記Ｎは前記Ｍより大きく、前記Ｍ及びＮは２以上の自然数であり、
前記オペランドアドレスが出力するオペランドアドレス及び前記コンテキストテーブル処理部から取り出された前記セキュリティＩＤと、前記第２エントリのタグ内の前記オペランドアドレスに隣接する１対のオペランドアドレス及び前記セキュリティＩＤとを比較し、
前記１対のオペランドアドレスのうち前記比較で一致したオペランドアドレスに基づいて、前記１次データキャッシュより下位のキャッシュまたはメインメモリにデータプリフェッチを実行するプリフェッチ制御部とを有する、マイクロプロセッサ。
【請求項９】
命令のフェッチ先である命令アドレスを生成し、前記命令アドレスを出力して命令フェッチを実行する命令アドレス生成部と、
プロセスに紐づけられた実行コンテキストを、前記実行コンテキストを識別可能なセキュリティＩＤと紐づけてそれぞれ記憶するＭ個の第１エントリを含むコンテキストバッファを有し、実行中のプロセスの前記実行コンテキストに紐付けられた前記セキュリティＩＤを取り出すコンテキストテーブル処理部と、
Ｎ個の第２エントリを含む分岐予測バッファを有する分岐予測機構とを有し、前記Ｎは前記Ｍより大きく、前記Ｍ及びＮは２以上の自然数であり、
前記分岐予測機構は、
過去に実行された分岐命令の分岐命令アドレスと前記分岐命令が実行されたときの前記セキュリティＩＤとを記憶するタグと、前記過去に実行された分岐命令の分岐ターゲットアドレスとを前記Ｎ個の第２エントリそれぞれに記憶し、
前記命令アドレス生成部が出力する命令アドレス及び前記コンテキストテーブル処理部から取り出された前記セキュリティＩＤと、前記第２エントリのタグ内の前記分岐命令アドレス及び前記セキュリティＩＤとを比較し、
前記比較で一致した前記第２エントリ内の前記分岐ターゲットアドレスを前記命令アドレス生成部に出力し、
前記命令アドレス生成部は、前記分岐予測機構から出力された前記分岐ターゲットアドレスに基づいて前記命令フェッチを実行する、マイクロプロセッサの処理方法。
【請求項１０】
データのフェッチ先であるオペランドアドレスを生成し、前記オペランドアドレスを出力してデータフェッチを実行するオペランドアドレス生成部と、
プロセスに紐づけられた実行コンテキストを、前記実行コンテキストを識別可能なセキュリティＩＤと紐づけてそれぞれ記憶するＭ個の第１エントリを含むコンテキストバッファを有し、実行中のプロセスの前記実行コンテキストに紐付けられた前記セキュリティＩＤを取り出すコンテキストテーブル処理部と、
Ｎ個の第２エントリを含むプリフェッチキューを有するプリフェッチ制御部とを有し、前記Ｎは前記Ｍより大きく、前記Ｍ及びＮは２以上の自然数であり、
前記プリフェッチ制御部は、
データをフェッチするデータ要求に応答して１次データキャッシュでキャッシュミスが発生したときのオペランドアドレスと、前記データ要求が実行されたときの前記セキュリティＩＤとを前記Ｎ個の第２エントリそれぞれに記憶し、
前記オペランドアドレスが出力するオペランドアドレス及び前記コンテキストテーブル処理部から取り出された前記セキュリティＩＤと、前記第２エントリのタグ内の前記オペランドアドレスに隣接する１対のオペランドアドレス及び前記セキュリティＩＤとを比較し、
前記１対のオペランドアドレスのうち前記比較で一致したオペランドアドレスに基づいて、前記１次データキャッシュより下位のキャッシュまたはメインメモリにデータプリフェッチを実行する、マイクロプロセッサの処理方法。

発明の詳細な説明【技術分野】
【０００１】
本発明は、マイクロプロセッサ（演算処理装置）及びマイクロプロセッサの処理方法に関する。
続きを表示（約 2,100 文字）【背景技術】
【０００２】
マイクロプロセッサは、演算処理回路が形成された半導体チップまたは演算処理装置である。以下、マイクロプロセッサを略してプロセッサと称する。
【０００３】
マイクロプロセッサは、分岐予測機構やプリフェッチ制御部などメモリアクセスを投機実行する回路を有する。分岐予測機構は、分岐命令の分岐先アドレスを分岐履歴に基づいて予測し、予測した分岐先アドレスの命令をプリフェッチし投機実行する。プリフェッチ制御部は、将来のメモリアクセス先を予測し、予測したアドレスのデータを予めメインメモリ等から読み出し、キャッシュに登録する。
【０００４】
分岐予測機構について説明すると、プロセッサはプログラムの命令順に処理を実行する。そして、分岐命令（条件分岐、間接分岐等）を実行する場合、条件分岐の条件の成否により分岐先アドレスが確定し、間接分岐のレジスタ内の分岐先アドレスにより間接分岐の分岐先が確定する。いずれの分岐命令も、分岐命令に対して先行する命令の処理が完了しないと分岐先の命令アドレスが確定しない。この待ち時間による無駄をなくすために、分岐予測機構は、メモリからフェッチしようとする命令のアドレスについて、そのアドレスの命令が分岐命令か否か、分岐命令が分岐するか否か、分岐先アドレスがどこかなどを予測し、分岐先以降の命令を投機実行する。
【０００５】
プリフェッチ制御部について説明すると、プロセッサがデータを連続してアクセスする場合、１次キャッシュでキャッシュミスすると下位のキャッシュやメインメモリにアクセスしてデータを読み出す必要がある。下位のキャッシュやメインメモリからデータを読み出す場合レイテンシが長いので、その待ち時間が無駄になる。そこで、プリフェッチ制御部は、メモリアクセスを実行して１次キャッシュでキャッシュミスするとそのアドレスを記憶し、次のメモリアクセスのアドレスに基づいてメモリアクセスのアドレスの方向を判別し、それによりその次のメモリアクセスのアドレスを予測する。そして、予測したアドレスでデータをプリフェッチすると、プリフェッチしたデータが１次キャッシュに格納される。そのため、その後プリフェッチしたデータについてメモリアクセスが発生したとき、１次キャッシュで確実にキャッシュヒットし、短時間でデータをフェッチすることができる。
【０００６】
一方、非特許文献１によれば、プロセッサによる投機実行には、悪意の第三者により秘密のデータが盗まれるリスクがある。即ち、本来のプログラムが実行しない命令でも分岐予測機構やプリフェッチ機構により投機的に実行される。そのため、本来ならアクセスが禁止されている秘密のデータが投機実行されたロード命令により読み出され、読み出した秘密のデータをアドレスとするロード命令の投機実行行うとキャッシュメモリ内の秘密のデータのアドレスにロードデータが格納される。その後、キャッシュメモリをスキャンすると秘密のデータのアドレスへのレイテンシの短さにより、その秘密のデータが判明する。
【０００７】
特許文献１には、上記のプロセッサの脆弱性の対策として、分岐予測機構内のバッファの各エントリの分岐履歴情報に、コンテキストやコンテキストに含まれるプログラム識別情報（プログラムＩＤ）を含めておき、実行中のプロセスのコンテキストやプログラムＩＤに対応する分岐履歴情報に基づいて分岐予測をすることが記載されている。コンテキストとは、実行中のプログラムのプロセスに紐付けられたパラメータ情報である。これにより、実行中のプログラムが残した分岐履歴情報による分岐予測が許可されて、悪意の第三者のプログラムが残した分岐履歴の分岐ターゲットアドレスの命令が投機実行されることが防止される。
【先行技術文献】
【特許文献】
【０００８】
特表２０２１－５１６３８４号公報
特表２０２１－５２４６２１号公報
【非特許文献】
【０００９】
https://googleprojectzero.blogspot.jp/2018/01/reading-privileged-memory-with-side.html?m=1
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、コンテキストやコンテキストに含まれるプログラムＩＤはそれ自体ビット数が長い。コンテキストのビット数は例えば１００ビット以上であり、プログラムＩＤのビット数は例えば１６ビット以上である。一方、分岐予測機構内の分岐予測バッファのエントリ数は通常数百から数千のオーダである。そのため、分岐予測機構内のバッファの各エントリの分岐履歴情報に、コンテキストやプログラムＩＤを含めると、分岐予測機構の回路規模が膨大になりプロセッサの面積増加と電力増加を招く。プリフェッチ機構も同様の課題を有する。
（【００１１】以降は省略されています）

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