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公開番号2024083467
公報種別公開特許公報(A)
公開日2024-06-21
出願番号2024061138,2022119105
出願日2024-04-04,2014-12-16
発明の名称半導体装置
出願人富士電機株式会社
代理人個人
主分類H01L 29/78 20060101AFI20240614BHJP(基本的電気素子)
要約【課題】オン抵抗特性を向上させることができる半導体装置を提供すること。
【解決手段】トレンチゲート構造を構成するトレンチ5の内部には、ゲート電極8よりもコレクタ側に堆積絶縁層6が設けられる。n^-型ドリフト層2の内部に、p型カラム領域14およびn型ブロッキング領域15がそれぞれ選択的に設けられている。n型ブロッキング領域15は、耐圧を律速する箇所におけるn^-型ドリフト層2の不純物濃度が高くならないように、トレンチ5の底部よりもコレクタ側に設けられている。p型カラム領域14は、隣り合うトレンチ5間にトレンチ5と離して設けられ、かつエミッタ電極10に電気的に接続されている。p型カラム領域14は、n⁺型エミッタ領域4およびp^-型ベース領域3を貫通して、n⁺型エミッタ領域4およびp^-型ベース領域3に接し、n型ブロッキング領域15に達する間で一定の幅を有し、かつ、不純物濃度が一様である。
【選択図】図4
特許請求の範囲【請求項１】
第１導電型のドリフト層の第１主面側に設けられた第２導電型のベース領域と、
前記ベース領域の内部に選択的に設けられた、前記ドリフト層よりも高不純物濃度の第１導電型のエミッタ領域と、
前記エミッタ領域および前記ベース領域を貫通して前記ドリフト層に達するトレンチと、前記トレンチの底部に設けられた第１の厚さを有する絶縁層と、前記トレンチの側壁に設けられた第２の厚さを有するゲート絶縁膜と、前記ゲート絶縁膜の内側であって前記絶縁層の上に設けられたゲート電極と、を有するゲートトレンチ部と、
層間絶縁膜によって前記ゲート電極から絶縁されたエミッタ電極と、
隣り合う前記ゲートトレンチ部の間に、前記トレンチの底部よりも前記ドリフト層の第２主面側に深く設けられた、前記ベース領域よりも高不純物濃度の第２導電型の高濃度領域と、
前記高濃度領域と接するように設けられた、前記ドリフト層よりも高不純物濃度の第１導電型のブロッキング領域と、
を備え、
前記エミッタ領域および前記高濃度領域は、前記エミッタ電極に接続され、
前記ブロッキング領域は、前記トレンチの底部よりも前記ドリフト層の前記第２主面側に深い位置に設けられ、
前記高濃度領域は、前記エミッタ領域および前記ベース領域を貫通して、前記エミッタ領域および前記ベース領域に接し、前記ブロッキング領域に達する間で一定の幅を有し、かつ、不純物濃度が一様であることを特徴とする半導体装置。
続きを表示（約 1,400 文字）【請求項２】
前記ドリフト層の前記第２主面側に設けられた、前記ベース領域よりも高不純物濃度の第２導電型のコレクタ層と、
前記コレクタ層に接するコレクタ電極と、
を備えることを特徴とする請求項１に記載の半導体装置。
【請求項３】
第１導電型のドリフト層の第１主面側に設けられた第２導電型のベース領域と、
前記ベース領域の内部に選択的に設けられた、前記ドリフト層よりも高不純物濃度の第１導電型のソース領域と、
前記ソース領域および前記ベース領域を貫通して前記ドリフト層に達するトレンチと、
前記トレンチの底部に設けられた第１の厚さを有する絶縁層と、前記トレンチの側壁に設けられた第２の厚さを有するゲート絶縁膜と、前記ゲート絶縁膜の内側であって前記絶縁層の上に設けられたゲート電極と、を有するゲートトレンチ部と、
層間絶縁膜によって前記ゲート電極から絶縁されたソース電極と、
隣り合う前記ゲートトレンチ部の間に、前記トレンチの底部よりも前記ドリフト層の第２主面側に深く設けられた、前記ベース領域よりも高不純物濃度の第２導電型の高濃度領域と、
前記高濃度領域と接するように設けられた、前記ドリフト層よりも高不純物濃度の第１導電型のブロッキング領域と、
を備え、
前記ソース領域および前記高濃度領域は、前記ソース電極に接続され、
前記ブロッキング領域は、前記トレンチの底部よりも前記ドリフト層の前記第２主面側に深い位置に設けられ、
前記高濃度領域は、前記ソース領域および前記ベース領域を貫通して、前記ソース領域および前記ベース領域に接し、前記ブロッキング領域に達する間で一定の幅を有し、かつ、不純物濃度が一様であることを特徴とする半導体装置。
【請求項４】
前記ドリフト層の前記第２主面側に設けられた、前記ベース領域よりも高不純物濃度の第２導電型のドレイン層と、
前記ドレイン層に接するドレイン電極と、
を備えることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記絶縁層の前記第１の厚さは、前記ゲート絶縁膜の前記第２の厚さよりも厚いことを特徴とする請求項１から４のいずれか１項に記載の半導体装置。
【請求項６】
前記ゲート絶縁膜の前記第２の厚さは、５０ｎｍ以上２００ｎｍ以下であることを特徴とする請求項１から５のいずれか１項に記載の半導体装置。
【請求項７】
前記高濃度領域は、前記ドリフト層との間に前記第１主面と直交するｐｎ接合面を形成するカラム領域であることを特徴とする請求項１から６のいずれか１項に記載の半導体装置。
【請求項８】
前記ブロッキング領域は、前記ドリフト層の内部に設けられ、
前記ドリフト層は、エピタキシャル層であることを特徴とする請求項１から７のいずれか１項に記載の半導体装置。
【請求項９】
前記ドリフト層は、１００μｍ以上１５０μｍ以下の厚さを有することを特徴とする請求項１から８のいずれか１項に記載の半導体装置。
【請求項１０】
前記ドリフト層は、１×１０
14
／ｃｍ
3
以上１×１０
16
／ｃｍ
3
以下の不純物濃度を有することを特徴とする請求項１から９のいずれか１項に記載の半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
この発明は、半導体装置に関する。
続きを表示（約 4,100 文字）【背景技術】
【０００２】
従来、パワーデバイスに用いられるＭＯＳゲート（金属－酸化膜－半導体からなる絶縁ゲート）構造の半導体装置（以下、ＭＯＳ型半導体装置とする）として、半導体基板に形成したトレンチ内にＭＯＳゲートを埋め込んだトレンチゲート構造を有する装置が公知である。このトレンチゲート構造のＭＯＳ型半導体装置では、一般的に、高耐圧化と低オン抵抗化とがトレードオフの関係にある。このようなトレードオフの関係を改善したＭＯＳ型半導体装置として、ＭＯＳゲートを埋め込んだトレンチの底部（ドレイン側端部）を囲むように設けられた、ドリフト層と異なる導電型のフローティング領域を備えた装置が提案されている（例えば、下記特許文献１参照。）。
【０００３】
従来のＭＯＳ型半導体装置の構造について説明する。図６は、従来の半導体装置の要部の構造を示す断面図である。図６には、オン状態のときに電流が流れる活性領域に配置される単位セル（素子の機能単位）構造を示す。図６は、下記特許文献１の図１に相当する。図６に示すように、従来の半導体装置１００は、ｎ
-
型ドリフト層１０２の第１主面側にＭＯＳゲート構造を備え、第２主面側にｎ
+
型ドレイン層１０１を備える。ＭＯＳゲート構造は、ｐ
-
型ベース領域１０３、ｎ
+
型ソース領域１０４、トレンチ１０５、堆積絶縁層１０６、ゲート絶縁膜１０７およびゲート電極１０８からなる。ｎ
+
型ソース領域１０４は、ｐ
-
型ベース領域１０３の内部に選択的に設けられている。
【０００４】
トレンチ１０５は、深さ方向にｎ
+
型ソース領域１０４およびｐ
-
型ベース領域１０３を貫通してｎ
-
型ドリフト層１０２に達する。堆積絶縁層１０６は、トレンチ１０５のドレイン側に埋め込まれている。ゲート電極１０８は、トレンチ１０５の内部において堆積絶縁層１０６の上（ソース側）に設けられている。ゲート電極１０８は、トレンチ１０５の側壁に設けられたゲート絶縁膜１０７を挟んでｐ
-
型ベース領域１０３およびｎ
+
型ソース領域１０４に対向する。ｎ
-
型ドリフト層１０２の内部には、フローティング状態のｐ型拡散領域（以下、ｐ型埋め込み領域とする）１０９が設けられている。トレンチ１０５の底部は、ｐ型埋め込み領域１０９の内部に位置する。符号１１０，１１１はそれぞれソース電極およびドレイン電極である。
【０００５】
従来の半導体装置１００は、ｎ
-
型ドリフト層１０２の内部にフローティング状態のｐ型埋め込み領域１０９を備えた構造（以下，フローティング構造とする）とすることで，次の特性を有する。ゲート電圧を印加しない（または負のゲート電圧を印加した）オフ状態では、ｎ
-
型ドリフト層１０２の内部に、ｐ
-
型ベース領域１０３とｎ
-
型ドリフト層１０２との間のｐｎ接合１２１から空乏層（不図示）が広がる。この空乏層がｐ型埋め込み領域１０９にまで到達することでｐ型埋め込み領域１０９がパンチスルー状態となり、ｐ
-
型ベース領域１０３とｎ
-
型ドリフト層１０２との間のｐｎ接合１２１からｐ型埋め込み領域１０９までの電位が固定される。また、ｎ
-
型ドリフト層１０２の内部には、ｐ型埋め込み領域１０９とｎ
-
型ドリフト層１０２との間のｐｎ接合１２２からも空乏層（不図示）が広がる。
【０００６】
このようにｐ
-
型ベース領域１０３とｎ
-
型ドリフト層１０２との間のｐｎ接合１２１から空乏層が広がることで当該ｐｎ接合１２１付近が電界強度のピークとなる。さらに、ｐ型埋め込み領域１０９とｎ
-
型ドリフト層１０２との間のｐｎ接合１２２から空乏層が広がることで当該ｐｎ接合１２２付近にも電界強度のピークが形成される。すなわち、電界強度のピークを２箇所に分散させることができる。このため、電界強度の最大ピーク値を低減させることができ、高耐圧化を図ることができる。また、高耐圧を確保することができるため、ｎ
-
型ドリフト層１０２の不純物濃度を高くして低オン抵抗化を図ることができる。このようなフローティング構造のメカニズムについて、電界強度分布の算出結果が詳細に開示されている（例えば、下記特許文献２参照。）。
【０００７】
例えばインバータ回路等に用いられる通常のＭＯＳ型半導体装置では、一般的に、ゲート電圧Ｖｇによって半導体装置のオン・オフを制御することでドレイン電圧Ｖｄが変化する。図７は、従来の半導体装置の電圧波形を示す特性図である。具体的には、図７に示すように、閾値電圧以上のゲート電圧Ｖｇを印加したオン状態（以下、第１状態Ａとする）では、ｎ
-
型ドリフト層に空乏層が広がっていないため、ドレイン電圧Ｖｄは低く、低オン抵抗の状態で動作する。一方、ゲート電圧Ｖｇを印加せずにオフ状態を維持している間（以下、第２状態Ｂとする）は、ｎ
-
型ドリフト層に空乏層が広がった状態（高オン抵抗の状態）となり、ドレイン電圧Ｖｄが高い状態で維持される。すなわち、空乏層の広がりによってドレイン－ソース間の耐圧が保持された状態となる。そして、オフ状態から再度オン状態に移行されることで（以下、第３状態Ｃとする）、第２状態のときに広がっていた空乏層の幅が狭くなるため、再度、低オン抵抗の状態で動作する。その後、第２状態Ｂと第３状態Ｃとが交互に繰り返される。このように、通常のＭＯＳ型半導体装置（フローティング構造でないＭＯＳ型半導体装置）では、第２状態Ｂのときに、ｎ
-
型ドリフト層の内部にｐ
-
型ベース領域とｎ
-
型ドリフト層との間のｐｎ接合から空乏層が広がる。そして、第２状態Ｂのときにｐ
-
型ベース領域とｎ
-
型ドリフト層との間のｐｎ接合から広がった空乏層の幅は、第３状態Ｃのときにｐ
-
型ベース領域からｎ
-
型ドリフト層へのホール（正孔）の供給により即時に狭くなる。
【０００８】
しかしながら、図６に示す従来のフローティング構造の半導体装置１００では、通常のＭＯＳ型半導体装置と比較して、第３状態Ｃのときに高オン抵抗の状態から低オン抵抗の状態に戻りにくい。その理由は、次の通りである。従来の半導体装置１００では、第２状態Ｂのときに、ｐ
-
型ベース領域１０３とｎ
-
型ドリフト層１０２との間のｐｎ接合１２１と、ｐ型埋め込み領域１０９とｎ
-
型ドリフト層１０２との間のｐｎ接合１２２との２箇所から空乏層が広がる。そして、第３状態Ｃのときに、ソース電極１１０に接続されたｐ
-
型ベース領域１０３には外部からホールが供給されるが、ｐ型埋め込み領域１０９はフローティング状態であるため、ｐ型埋め込み領域１０９には外部からホールの供給は行われない。このため、第３状態Ｃのときに、ｐ型埋め込み領域１０９自身からのホールの供給だけでは、ｐ型埋め込み領域１０９のドレイン側に広がった空乏層の幅を狭くするための十分なホールの量を短時間で補うことができない。すなわち、第３状態Ｃのときに空乏層の幅を狭くするために供給すべきホールの量が足りず、ｐ型埋め込み領域１０９のドレイン側にまで広がった空乏層の幅が再び狭くなるまでには時間がかかる。その結果、図７に点線で示すように、第３状態Ｃのときにドレイン電圧Ｖｄが徐々に低くなって最低値に達する。このため、即時に低オン抵抗の状態に戻らず、過渡的なオン抵抗特性に悪影響が生じる。特に、チップサイズが大きい場合、第３状態Ｃのときに空乏層の幅を狭くするために供給すべきホールの量が多くなるため、チップサイズが大きくなるほどホールの供給に遅れが生じる。一般的には、オン抵抗特性に悪影響が生じるチップサイズは数ｍｍ角以上程度である。
【０００９】
また、従来のフローティング構造の別の装置として、トレンチの側壁に設けられたゲート絶縁膜に沿って、かつｐ
-
型ベース領域とフローティング状態のｐ型拡散領域（ｐ型埋め込み領域）とを連結するように設けられ、オン状態のときにフローティング状態のｐ型拡散領域へのホール供給路となるｐ
--
型拡散領域を備えた装置が提案されている（例えば、下記特許文献３参照。）。
【００１０】
下記特許文献３に示す構造について説明する。図８は、従来の半導体装置の別の一例の構造を示す断面図である。図８には、直線状の平面形状を有するトレンチ１０５に埋め込んだゲート電極１０８をトレンチ１０５の長手方向に平行に切断した断面構造を示す。図８は、下記特許文献３の図４に相当する。図８に示す従来の半導体装置２００が図６に示す従来の半導体装置１００と異なる点は、ｎ
-
型ドリフト層１０２の内部にｐ
--
型拡散領域１１２が設けられている点である。ｐ
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型拡散領域１１２は、堆積絶縁層１０６の、トレンチ１０５側壁の部分に沿って設けられ、ｐ
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型ベース領域１０３とｐ型埋め込み領域１０９とを連結する。
（【００１１】以降は省略されています）

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