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公開番号2024024290
公報種別公開特許公報(A)
公開日2024-02-22
出願番号2022127037
出願日2022-08-09
発明の名称半導体装置
出願人株式会社東芝,東芝デバイス&ストレージ株式会社
代理人弁理士法人iX
主分類H01L 29/78 20060101AFI20240215BHJP(基本的電気素子)
要約【課題】ラッチアップ耐量を向上可能な半導体装置を提供する。
【解決手段】実施形態に係る半導体装置は、第1電極と、第1導電形の第1半導体領域と、第2導電形の第2半導体領域と、ゲート電極と、第1導電形の第3半導体領域と、第2導電形の第4半導体領域と、第2電極と、第2導電形の第5半導体領域と、を備える。第1半導体領域は、第1電極の上に設けられている。第2半導体領域は、第1半導体領域の上に設けられている。ゲート電極は、第2方向において、ゲート絶縁層を介して第2半導体領域と対面している。第3半導体領域は、第2半導体領域の上に設けられている。第4半導体領域は、第3方向において第3半導体領域と並んでいる。第2電極は、第2方向において第3半導体領域及び第4半導体領域と並ぶコンタクト部を含む。第5半導体領域は、第1方向において第2半導体領域とコンタクト部との間に設けられる。
【選択図】図1
特許請求の範囲【請求項１】
第１電極と、
前記第１電極の上に設けられた第１導電形の第１半導体領域と、
前記第１半導体領域の上に設けられた第２導電形の第２半導体領域と、
前記第１電極から前記第１半導体領域に向かう第１方向に垂直な第２方向において、ゲート絶縁層を介して前記第２半導体領域と対面するゲート電極と、
前記第２半導体領域の上に設けられた第１導電形の第３半導体領域と、
前記第２半導体領域の上に設けられ、前記第１方向及び前記第２方向に垂直な第３方向において前記第３半導体領域と並び、前記第２半導体領域よりも高い第２導電形の不純物濃度を有する第２導電形の第４半導体領域と、
前記第２方向において前記第３半導体領域及び前記第４半導体領域と並ぶコンタクト部を含み、前記第２半導体領域、前記第３半導体領域、及び前記第４半導体領域の上に設けられた第２電極と、
前記第１方向において前記第２半導体領域と前記コンタクト部との間に設けられ、前記第２半導体領域よりも高い第２導電形の不純物濃度を有する第２導電形の第５半導体領域と、
を備えた半導体装置。
続きを表示（約 710 文字）【請求項２】
前記第４半導体領域の下端は、前記第３半導体領域の下端と同じ高さ、又は前記第３半導体領域の前記下端よりも下方に位置する、請求項１記載の半導体装置。
【請求項３】
前記第４半導体領域の下端は、前記第５半導体領域の下端と同じ高さ、又は前記第５半導体領域の前記下端よりも下方に位置する、請求項１記載の半導体装置。
【請求項４】
前記第４半導体領域は、前記第５半導体領域と接する、請求項３記載の半導体装置。
【請求項５】
前記第３方向において互いに離れた一対の前記第４半導体領域を備え、
前記第３半導体領域は、前記一対の第４半導体領域の間に位置する、請求項１～４のいずれか１つに記載の半導体装置。
【請求項６】
前記第３半導体領域と、前記一対の第４半導体領域と、を含む組が、前記第３方向において複数設けられ、
前記第３方向において隣り合う前記組の間に、前記第２半導体領域の一部が設けられた、請求項５記載の半導体装置。
【請求項７】
前記第４半導体領域の前記第３方向における長さは、前記第３半導体領域の前記第３方向における長さよりも長い、請求項１～４のいずれか１つに記載の半導体装置。
【請求項８】
複数の前記第３半導体領域と複数の前記第４半導体領域が、前記第３方向において交互に設けられた、請求項７記載の半導体装置。
【請求項９】
前記第１電極と前記第１半導体領域との間に設けられた第２導電形の第６半導体領域をさらに備えた、請求項１～４のいずれか１つに記載の半導体装置。

発明の詳細な説明【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
続きを表示（約 2,500 文字）【背景技術】
【０００２】
Insulated Gate Bipolar Transistor（ＩＧＢＴ）、Metal Oxide Semiconductor Field Effect Transistor（ＭＯＳＦＥＴ）などの半導体装置は、電力変換等の用途に用いられる。半導体装置について、ラッチアップ耐量の向上が求められている。
【先行技術文献】
【特許文献】
【０００３】
特許６６０５８７０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、ラッチアップ耐量を向上可能な半導体装置を提供することである。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体装置は、第１電極と、第１導電形の第１半導体領域と、第２導電形の第２半導体領域と、ゲート電極と、第１導電形の第３半導体領域と、第２導電形の第４半導体領域と、第２電極と、第２導電形の第５半導体領域と、を備える。前記第１半導体領域は、前記第１電極の上に設けられている。前記第２半導体領域は、前記第１半導体領域の上に設けられている。前記ゲート電極は、前記第１電極から前記第１半導体領域に向かう第１方向に垂直な第２方向において、ゲート絶縁層を介して前記第２半導体領域と対面している。前記第３半導体領域は、前記第２半導体領域の上に設けられている。前記第４半導体領域は、前記第２半導体領域の上に設けられ、前記第１方向及び前記第２方向に垂直な第３方向において前記第３半導体領域と並んでいる。前記第４半導体領域は、前記第２半導体領域よりも高い第２導電形の不純物濃度を有する。前記第２電極は、前記第２方向において前記第３半導体領域及び前記第４半導体領域と並ぶコンタクト部を含む。前記第２電極は、前記第２半導体領域、前記第３半導体領域、及び前記第４半導体領域の上に設けられている。前記第５半導体領域は、前記第１方向において前記第２半導体領域と前記コンタクト部との間に設けられ、前記第２半導体領域よりも高い第２導電形の不純物濃度を有する。
【図面の簡単な説明】
【０００６】
図１は、実施形態に係る半導体装置を示す斜視断面図である。
図２は、参考例に係る半導体装置の一部を示す斜視断面図である。
図３は、実施形態に係る半導体装置の一部を示す斜視断面図である。
図４（ａ）及び図４（ｂ）は、実施形態に係る半導体装置の一部を示す断面図である。
図５（ａ）及び図５（ｂ）は、実施形態に係る半導体装置の一部を示す断面図である。
図６（ａ）及び図６（ｂ）は、実施形態に係る半導体装置の一部を示す平面図である。
図７は、実施形態の変形例に係る半導体装置を示す斜視断面図である。
【発明を実施するための形態】
【０００７】
以下に、本発明の各実施形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
また、本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
以下の説明及び図面において、ｎ
＋
、ｎ
－
及びｐ
＋
、ｐの表記は、各不純物濃度の相対的な高低を表す。すなわち、「＋」が付されている表記は、「＋」及び「－」のいずれも付されていない表記よりも不純物濃度が相対的に高く、「－」が付されている表記は、いずれも付されていない表記よりも不純物濃度が相対的に低いことを示す。これらの表記は、それぞれの領域にｐ形不純物とｎ形不純物の両方が含まれている場合には、それらの不純物が補償しあった後の正味の不純物濃度の相対的な高低を表す。
以下で説明する各実施形態について、各半導体領域のｐ形とｎ形を反転させて各実施形態を実施してもよい。
【０００８】
図１は、実施形態に係る半導体装置を示す斜視断面図である。
図１に示す半導体装置１００は、ＩＧＢＴである。半導体装置１００は、ｎ
－
形（第１導電形）ドリフト領域１（第１半導体領域）、ｐ形（第２導電形）ベース領域２（第２半導体領域）、ｎ
＋
形エミッタ領域３（第３半導体領域）、ｐ
＋
形コンタクト領域４（第４半導体領域）、ｐ
＋
形コンタクト領域５（第５半導体領域）、ｐ
＋
形コレクタ領域６（第６半導体領域）、ゲート電極１０、コレクタ電極２１（第１電極）、エミッタ電極２２（第２電極）、及び絶縁層２５を備える。なお、図１では、エミッタ電極２２が破線で示されている。
【０００９】
実施形態の説明では、ＸＹＺ直交座標系を用いる。コレクタ電極２１からｎ
－
形ドリフト領域１に向かう方向をＺ方向（第１方向）とする。Ｚ方向に対して垂直であり、相互に直交する２方向をＸ方向（第２方向）及びＹ方向（第３方向）とする。また、説明のために、コレクタ電極２１からｎ
－
形ドリフト領域１に向かう方向を「上」と言い、その反対方向を「下」と言う。これらの方向は、コレクタ電極２１とｎ
－
形ドリフト領域１との相対的な位置関係に基づき、重力の方向とは無関係である。
【００１０】
コレクタ電極２１は、半導体装置１００の下面に設けられている。ｐ
＋
形コレクタ領域６は、コレクタ電極２１の上に設けられ、コレクタ電極２１と電気的に接続されている。ｎ
－
形ドリフト領域１は、ｐ
＋
形コレクタ領域６の上に設けられている。
（【００１１】以降は省略されています）

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