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公開番号2024024290
公報種別公開特許公報(A)
公開日2024-02-22
出願番号2022127037
出願日2022-08-09
発明の名称半導体装置
出願人株式会社東芝,東芝デバイス&ストレージ株式会社
代理人弁理士法人iX
主分類H01L 29/78 20060101AFI20240215BHJP(基本的電気素子)
要約【課題】ラッチアップ耐量を向上可能な半導体装置を提供する。
【解決手段】実施形態に係る半導体装置は、第1電極と、第1導電形の第1半導体領域と、第2導電形の第2半導体領域と、ゲート電極と、第1導電形の第3半導体領域と、第2導電形の第4半導体領域と、第2電極と、第2導電形の第5半導体領域と、を備える。第1半導体領域は、第1電極の上に設けられている。第2半導体領域は、第1半導体領域の上に設けられている。ゲート電極は、第2方向において、ゲート絶縁層を介して第2半導体領域と対面している。第3半導体領域は、第2半導体領域の上に設けられている。第4半導体領域は、第3方向において第3半導体領域と並んでいる。第2電極は、第2方向において第3半導体領域及び第4半導体領域と並ぶコンタクト部を含む。第5半導体領域は、第1方向において第2半導体領域とコンタクト部との間に設けられる。
【選択図】図1
特許請求の範囲【請求項1】
第1電極と、
前記第1電極の上に設けられた第1導電形の第1半導体領域と、
前記第1半導体領域の上に設けられた第2導電形の第2半導体領域と、
前記第1電極から前記第1半導体領域に向かう第1方向に垂直な第2方向において、ゲート絶縁層を介して前記第2半導体領域と対面するゲート電極と、
前記第2半導体領域の上に設けられた第1導電形の第3半導体領域と、
前記第2半導体領域の上に設けられ、前記第1方向及び前記第2方向に垂直な第3方向において前記第3半導体領域と並び、前記第2半導体領域よりも高い第2導電形の不純物濃度を有する第2導電形の第4半導体領域と、
前記第2方向において前記第3半導体領域及び前記第4半導体領域と並ぶコンタクト部を含み、前記第2半導体領域、前記第3半導体領域、及び前記第4半導体領域の上に設けられた第2電極と、
前記第1方向において前記第2半導体領域と前記コンタクト部との間に設けられ、前記第2半導体領域よりも高い第2導電形の不純物濃度を有する第2導電形の第5半導体領域と、
を備えた半導体装置。
続きを表示(約 710 文字)【請求項2】
前記第4半導体領域の下端は、前記第3半導体領域の下端と同じ高さ、又は前記第3半導体領域の前記下端よりも下方に位置する、請求項1記載の半導体装置。
【請求項3】
前記第4半導体領域の下端は、前記第5半導体領域の下端と同じ高さ、又は前記第5半導体領域の前記下端よりも下方に位置する、請求項1記載の半導体装置。
【請求項4】
前記第4半導体領域は、前記第5半導体領域と接する、請求項3記載の半導体装置。
【請求項5】
前記第3方向において互いに離れた一対の前記第4半導体領域を備え、
前記第3半導体領域は、前記一対の第4半導体領域の間に位置する、請求項1~4のいずれか1つに記載の半導体装置。
【請求項6】
前記第3半導体領域と、前記一対の第4半導体領域と、を含む組が、前記第3方向において複数設けられ、
前記第3方向において隣り合う前記組の間に、前記第2半導体領域の一部が設けられた、請求項5記載の半導体装置。
【請求項7】
前記第4半導体領域の前記第3方向における長さは、前記第3半導体領域の前記第3方向における長さよりも長い、請求項1~4のいずれか1つに記載の半導体装置。
【請求項8】
複数の前記第3半導体領域と複数の前記第4半導体領域が、前記第3方向において交互に設けられた、請求項7記載の半導体装置。
【請求項9】
前記第1電極と前記第1半導体領域との間に設けられた第2導電形の第6半導体領域をさらに備えた、請求項1~4のいずれか1つに記載の半導体装置。

発明の詳細な説明【技術分野】
【0001】
本発明の実施形態は、半導体装置に関する。
続きを表示(約 2,500 文字)【背景技術】
【0002】
Insulated Gate Bipolar Transistor(IGBT)、Metal Oxide Semiconductor Field Effect Transistor(MOSFET)などの半導体装置は、電力変換等の用途に用いられる。半導体装置について、ラッチアップ耐量の向上が求められている。
【先行技術文献】
【特許文献】
【0003】
特許6605870号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
本発明が解決しようとする課題は、ラッチアップ耐量を向上可能な半導体装置を提供することである。
【課題を解決するための手段】
【0005】
実施形態に係る半導体装置は、第1電極と、第1導電形の第1半導体領域と、第2導電形の第2半導体領域と、ゲート電極と、第1導電形の第3半導体領域と、第2導電形の第4半導体領域と、第2電極と、第2導電形の第5半導体領域と、を備える。前記第1半導体領域は、前記第1電極の上に設けられている。前記第2半導体領域は、前記第1半導体領域の上に設けられている。前記ゲート電極は、前記第1電極から前記第1半導体領域に向かう第1方向に垂直な第2方向において、ゲート絶縁層を介して前記第2半導体領域と対面している。前記第3半導体領域は、前記第2半導体領域の上に設けられている。前記第4半導体領域は、前記第2半導体領域の上に設けられ、前記第1方向及び前記第2方向に垂直な第3方向において前記第3半導体領域と並んでいる。前記第4半導体領域は、前記第2半導体領域よりも高い第2導電形の不純物濃度を有する。前記第2電極は、前記第2方向において前記第3半導体領域及び前記第4半導体領域と並ぶコンタクト部を含む。前記第2電極は、前記第2半導体領域、前記第3半導体領域、及び前記第4半導体領域の上に設けられている。前記第5半導体領域は、前記第1方向において前記第2半導体領域と前記コンタクト部との間に設けられ、前記第2半導体領域よりも高い第2導電形の不純物濃度を有する。
【図面の簡単な説明】
【0006】
図1は、実施形態に係る半導体装置を示す斜視断面図である。
図2は、参考例に係る半導体装置の一部を示す斜視断面図である。
図3は、実施形態に係る半導体装置の一部を示す斜視断面図である。
図4(a)及び図4(b)は、実施形態に係る半導体装置の一部を示す断面図である。
図5(a)及び図5(b)は、実施形態に係る半導体装置の一部を示す断面図である。
図6(a)及び図6(b)は、実施形態に係る半導体装置の一部を示す平面図である。
図7は、実施形態の変形例に係る半導体装置を示す斜視断面図である。
【発明を実施するための形態】
【0007】
以下に、本発明の各実施形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
また、本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
以下の説明及び図面において、n

、n

及びp

、pの表記は、各不純物濃度の相対的な高低を表す。すなわち、「+」が付されている表記は、「+」及び「-」のいずれも付されていない表記よりも不純物濃度が相対的に高く、「-」が付されている表記は、いずれも付されていない表記よりも不純物濃度が相対的に低いことを示す。これらの表記は、それぞれの領域にp形不純物とn形不純物の両方が含まれている場合には、それらの不純物が補償しあった後の正味の不純物濃度の相対的な高低を表す。
以下で説明する各実施形態について、各半導体領域のp形とn形を反転させて各実施形態を実施してもよい。
【0008】
図1は、実施形態に係る半導体装置を示す斜視断面図である。
図1に示す半導体装置100は、IGBTである。半導体装置100は、n

形(第1導電形)ドリフト領域1(第1半導体領域)、p形(第2導電形)ベース領域2(第2半導体領域)、n

形エミッタ領域3(第3半導体領域)、p

形コンタクト領域4(第4半導体領域)、p

形コンタクト領域5(第5半導体領域)、p

形コレクタ領域6(第6半導体領域)、ゲート電極10、コレクタ電極21(第1電極)、エミッタ電極22(第2電極)、及び絶縁層25を備える。なお、図1では、エミッタ電極22が破線で示されている。
【0009】
実施形態の説明では、XYZ直交座標系を用いる。コレクタ電極21からn

形ドリフト領域1に向かう方向をZ方向(第1方向)とする。Z方向に対して垂直であり、相互に直交する2方向をX方向(第2方向)及びY方向(第3方向)とする。また、説明のために、コレクタ電極21からn

形ドリフト領域1に向かう方向を「上」と言い、その反対方向を「下」と言う。これらの方向は、コレクタ電極21とn

形ドリフト領域1との相対的な位置関係に基づき、重力の方向とは無関係である。
【0010】
コレクタ電極21は、半導体装置100の下面に設けられている。p

形コレクタ領域6は、コレクタ電極21の上に設けられ、コレクタ電極21と電気的に接続されている。n

形ドリフト領域1は、p

形コレクタ領域6の上に設けられている。
(【0011】以降は省略されています)

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