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公開番号2025131845
公報種別公開特許公報(A)
公開日2025-09-09
出願番号2025100966,2023082458
出願日2025-06-17,2015-04-03
発明の名称記憶装置
出願人株式会社半導体エネルギー研究所
代理人
主分類H10B 99/00 20230101AFI20250902BHJP()
要約【課題】レイアウト面積を小さく抑えることができる記憶装置を提供する。
【解決手段】記憶装置10は、第1の配線BLa及び第2の配線BLbと電気的に接続され、なおかつ第1の層に位置するセンスアンプ11と、第1の層上の第2の層に位置するメモリセル12a、12bと、を有し、メモリセル12aは、第3の配線WLaの電位に従って導通状態が制御される第1のスイッチ13と、第1のスイッチを介して第1の配線に電気的に接続されている第1の容量素子14と、を有し、メモリセル12bは、第4の配線WLbの電位に従って導通状態が制御される第2のスイッチ13と、第2のスイッチを介して第2の配線に電気的に接続されている第2の容量素子14と、を有し、第1の配線は、第2の層において、第3の配線及び第4の配線のうち第3の配線とのみ交差し、第2の配線は、第2の層において、第3の配線及び第4の配線のうち第4の配線とのみ交差する。
【選択図】図1
特許請求の範囲【請求項１】
センスアンプと、第１の回路と、第２の回路と、を有し、
前記センスアンプは、第１の配線及び第２の配線と電気的に接続され、
前記センスアンプは、第１の層に位置し、
前記第１の回路と、前記第２の回路とは、前記第１の層上の第２の層に位置し、
前記第１の回路は、第３の配線の電位に従って導通状態が制御される第１のスイッチと、前記第１のスイッチを介して前記第１の配線に電気的に接続されている第１の容量素子と、を有し、
前記第２の回路は、第４の配線の電位に従って導通状態が制御される第２のスイッチと、前記第２のスイッチを介して前記第２の配線に電気的に接続されている第２の容量素子と、を有し、
前記第１の配線は、前記第２の層において、前記第３の配線及び前記第４の配線のうち前記第３の配線とのみ交差し、
前記第２の配線は、前記第２の層において、前記第３の配線及び前記第４の配線のうち前記第４の配線とのみ交差する、記憶装置。

発明の詳細な説明【技術分野】
【０００１】
本発明の一態様は、記憶装置と、当該記憶装置を用いた半導体装置に関する。
続きを表示（約 1,800 文字）【０００２】
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の
一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明
の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・
オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明
の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、照明装
置、蓄電装置、記憶装置、それらの駆動方法、または、それらの製造方法、を一例として
挙げることができる。
【背景技術】
【０００３】
ＤＲＡＭ（ＤｙｎａｍｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）は、容量素子
への電荷の供給によりデータの記憶を行う。そのため、容量素子への電荷の供給を制御す
るトランジスタのオフ電流が小さいほど、データが保持される期間を長く確保することが
でき、リフレッシュ動作の頻度を低減できるので好ましい。下記の特許文献１には、酸化
物半導体膜を用いた、オフ電流が著しく小さいトランジスタにより、長期にわたり記憶内
容を保持することができる半導体装置について、記載されている。
【先行技術文献】
【特許文献】
【０００４】
特開２０１１－１５１３８３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ＤＲＡＭは、他の記憶装置に比べて大容量化に有利ではあるが、チップサイズの増大を抑
えつつ、ＬＳＩの集積度をより高めるためには、他の記憶装置と同様に単位面積あたりの
記憶容量を高める必要がある。
【０００６】
上述したような技術的背景のもと、本発明の一態様は、レイアウト面積を小さく抑え、単
位面積あたりの記憶容量を高めることができる記憶装置の提供を、課題の一つとする。或
いは、本発明の一態様は、小型化を実現することができる半導体装置の提供を、課題の一
つとする。
【０００７】
なお、本発明の一態様は、新規な半導体装置などの提供を、課題の一つとする。なお、こ
れらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、
必ずしも、これらの課題の全てを解決する必要はない。なお、これら以外の課題は、明細
書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求
項などの記載から、これら以外の課題を抽出することが可能である。
【課題を解決するための手段】
【０００８】
本発明の一態様にかかる記憶装置は、第１の配線及び第２の配線と電気的に接続され、な
おかつ第１の層に位置するセンスアンプと、上記第１の層上の第２の層に位置する第１の
回路及び第２の回路と、を有し、上記第１の回路は、第３の配線の電位に従って導通状態
が制御される第１のスイッチと、上記第１のスイッチを介して上記第１の配線に電気的に
接続されている第１の容量素子と、を有し、上記第２の回路は、第４の配線の電位に従っ
て導通状態が制御される第２のスイッチと、上記第２のスイッチを介して上記第２の配線
に電気的に接続されている第２の容量素子と、を有し、上記第１の配線は、上記第２の層
において、上記第３の配線及び上記第４の配線のうち上記第３の配線とのみ交差し、上記
第２の配線は、上記第２の層において、上記第３の配線及び上記第４の配線のうち上記第
４の配線とのみ交差する。
【０００９】
さらに、本発明の一態様にかかる記憶装置は、上記第１のスイッチまたは上記第２のスイ
ッチがトランジスタを有し、上記トランジスタは、酸化物半導体膜を有し、酸化物半導体
膜はチャネル形成領域を有していても良い。
【００１０】
さらに、本発明の一態様にかかる記憶装置は、上記酸化物半導体膜は、Ｉｎ、Ｇａ、及び
Ｚｎを含んでいても良い。
（【００１１】以降は省略されています）

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