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公開番号2025128059
公報種別公開特許公報(A)
公開日2025-09-02
出願番号2025026522
出願日2025-02-21
発明の名称半導体デバイス構造、および、当該半導体デバイス構造を形成する方法
出願人日日新半導體架構股ふん有限公司
代理人弁理士法人 HARAKENZO WORLD PATENT & TRADEMARK
主分類H10D 30/01 20250101AFI20250826BHJP()
要約【課題】集積回路をさらに効果的に小型化し、かつ、性能を向上させる半導体デバイス構造を提供する。
【解決手段】半導体デバイス構造は、オリジナル半導体表面とアクティブ領域とを有している半導体基板と、アクティブ領域を包囲しているシャロートレンチアイソレーション(STI)領域284と、アクティブ領域に基づいて形成され、かつ、ダミーゲート構造280、第1導電領域3291、第2導電領域3292及び第1導電領域と第2導電領域との間のチャネル領域を備えるトランジスタと、トランジスタを越えて延在するアンダーグラウンド相互接続(UGI)構造282と、UGI構造282をトランジスタの第1導電領域3291に電気的に接続している接続プラグ3072と、を備える。第1導電領域3291は、エピタキシャル半導体材料を含んでいる。UGI構造282は、オリジナル半導体表面の下方、かつ、STI領域284の内部に配置される。
【選択図】図22
特許請求の範囲【請求項１】
半導体デバイス構造であって、
オリジナル半導体表面とアクティブ領域とを有している半導体基板と、
前記アクティブ領域を包囲しているシャロートレンチアイソレーション（ＳＴＩ）領域と、
前記アクティブ領域に基づいて形成されているトランジスタと、
前記トランジスタを越えて延在している相互接続構造と、
接続プラグと、を備えており、
前記トランジスタは、
ゲート構造と、
第１導電領域と、
第２導電領域と、
前記第１導電領域と前記第２導電領域との間に位置しているチャネル領域と、を備えており、
前記第１導電領域は、エピタキシャル半導体材料を含んでおり、
前記相互接続構造は、前記オリジナル半導体表面の下方、かつ、前記ＳＴＩ領域の内部に配置されており、
前記接続プラグは、前記相互接続構造を、前記トランジスタの前記第１導電領域に電気的に接続しており、
前記接続プラグが前記アクティブ領域の内部に位置しており、かつ、前記第１導電領域の前記エピタキシャル半導体材料が前記接続プラグの上面に対して上方に位置している、
または、
前記接続プラグが前記ＳＴＩ領域の内部に位置しており、かつ、前記第１導電領域の前記エピタキシャル半導体材料が前記接続プラグの第１側壁に接続されている、
半導体デバイス構造。
続きを表示（約 1,300 文字）【請求項２】
前記相互接続構造は、絶縁領域によって前記半導体基板から絶縁されており、
前記絶縁領域は、前記相互接続構造の第１側に位置している第１スペーサと、前記相互接続構造の第２側に位置している第２スペーサと、を備えており、
前記第１スペーサの材料は、前記第２スペーサの材料とは異なっている、
請求項１に記載の半導体デバイス構造。
【請求項３】
前記接続プラグの第２側壁は、前記相互接続構造の側壁に対して位置合わせされており、かつ、前記相互接続構造の前記側壁と接触している、
請求項１に記載の半導体デバイス構造。
【請求項４】
前記半導体デバイス構造は、前記アクティブ領域の内部にトレンチをさらに備えており、
前記接続プラグは、前記トレンチの内部に配置されており、
前記接続プラグは、窒化チタン（ＴｉＮ）およびタングステン（Ｗ）を含んでいる、
請求項３に記載の半導体デバイス構造。
【請求項５】
前記半導体デバイス構造は、前記ＳＴＩ領域の内部に薄形スロットをさらに備えており、
前記接続プラグは、前記薄形スロットの内部に配置されており、
前記接続プラグは、高ドープ半導体材料またはＴｉＮを含んでおり、
前記第１導電領域の前記エピタキシャル半導体材料は、前記接続プラグの前記上面の上方に位置しており、
前記接続プラグの前記第２側壁は、前記接続プラグの前記第１側壁とは反対側に位置している、
請求項３に記載の半導体デバイス構造。
【請求項６】
前記トランジスタは、フィン電界効果トランジスタ（ＦｉｎＦＥＴ）、ＧＡＡトランジスタ、またはＣＦＥＴであり、
前記ＳＴＩ領域は、前記オリジナル半導体表面よりも低い位置に位置している上面を有している、
請求項１に記載の半導体デバイス構造。
【請求項７】
前記第１導電領域は、選択的にエピタキシャル成長した材料を含んでいる、
請求項６に記載の半導体デバイス構造。
【請求項８】
前記接続プラグは、前記アクティブ領域の内部に位置しており、
前記第１導電領域は、前記ゲート構造を覆っているスペーサ構造の真下に位置している前記アクティブ領域の垂直側壁から延在しているのみである、
請求項７に記載の半導体デバイス構造。
【請求項９】
前記接続プラグは、前記ＳＴＩ領域の内部に位置しており、
前記第１導電領域は、前記ゲート構造を覆っているスペーサ構造の真下に位置している前記アクティブ領域の垂直側壁から延在しており、かつ、前記ＳＴＩ領域の前記上面の近傍に位置している前記アクティブ領域の水平表面から延在している、
請求項７に記載の半導体デバイス構造。
【請求項１０】
前記第１導電領域を覆っているメタルキャップ（Ｍ０）をさらに備えている、
請求項１に記載の半導体デバイス構造。
（【請求項１１】以降は省略されています）
発明の詳細な説明【発明の詳細な説明】
【０００１】
［背景］
＜技術分野＞
本開示は、半導体構造に関する。より詳細には、本開示は、半導体デバイス構造、および、当該半導体デバイス構造を形成する方法に関する。
続きを表示（約 3,300 文字）【０００２】
＜関連技術の説明＞
最先端の集積回路では、多くのトランジスタが、導電性を有している複数の相互接続部（例：メタルワイヤまたはポリシリコンワイヤ）によって接続されている。これにより、当該トランジスタのゲート領域とソース領域とドレイン領域（gate, source, and drain regions：ＧＳＤ）との間の信号伝送が促進される。導電性を有しているこれらの相互接続部の全ては、多数のコンタクトホールおよび接続プラグを介してＧＳＤに接続されている。このことは、特に、ムーアの法則（Moore's Law）を満たすべくデバイス寸法の微細化の要件を満たすようにダイス上の集積回路の寸法を大幅に縮小しなければならない場合には、面積の低減、消費電力の低減、ノイズの低減、および集積回路の性能の向上というチップ設計の目標に対して顕著な課題および困難性を生じさせる。面積のペナルティに関する例を挙げると、次の通りである。ソースまたはドレインの拡散領域のサイズは、導電性を有している相互接続部をソース領域またはドレイン領域に接続するために使用されるコンタクトホールのサイズよりも大きく設計されることを要する。この設計は、リソグラフィ装置の制約から生じる不可避的なフォトリソグラフィのミスアライメントを避けることを目的としている。フォトリソグラフィのミスアライメントは、コンタクトホールがソース領域またはドレイン領域の下方に位置しているエッジ（縁部）の外部に形成されてしまうことを引き起こす。このため、必然的にトランジスタの拡散面積が増加し、ダイ面積が増大する。ダイ面積の増大は、大きいキャパシタンスを生じさせる。当該キャパシタンスは、回路の交流性能に対して大きいペナルティをもたらす。その結果、消費電力が増加し、かつ、ノイズが増加する。信号の送信および受信に必要な最小限の表面積によってトランジスタを最初の相互接続（メタル）層に接続するために、より優れたセルフアライメントコンタクト構造および技術をどのように導入すべきであるかは、集積回路をさらに効果的に小型化し、かつ、当該集積回路の性能を向上させるための重要な課題である。
【０００３】
さらに、シリコンチップのモノリシック集積能力は、ＧＳＩ（ギガスケール集積，Giga Scale Integration：ダイ上に数十億個を超えるトランジスタを集積）から、まもなくＴＳＩ（テラスケール集積，Tera Scale Integration：ダイ上に数兆個のトランジスタを集積）への成長に至り、チップ性能は著しく向上し続けている。このことに伴い、このような膨大な数のトランジスタを動作させるための消費電力は急激に増加している。このことは、不利益であることに、現在の限られた放熱能力（例えば、二酸化シリコンの熱伝導率は非常に低く、シリコンの熱伝導率はあまり高くない）に起因して、トランジスタのジャンクション温度（接合部の温度）を上昇させ、その結果としてチップ全体の温度を上昇させる。この材料およびデバイスの構造上の問題は、負の循環効果を引き起こす。すなわち、ダイ温度の上昇は、トランジスタの速度を低下させる。このことから、トランジスタの性能を加速させるためには、回路に供給される電力を増加させる設計が余儀なくされる。しかしながら、このメカニズムは、ダイ温度を著しく上昇させ、放熱問題は最終的に悪化する。実際のところ、チップ動作に関する温度上昇を生じさせるこのような放熱の不足は、より多くのデバイスをダイに集積することについての阻害要因を避けるために、チップ産業全体が解決すべき最も深刻な問題であると考慮されている。しかしながら、ＧＳＩチップの温度低減についての進展は、期待されているほど良好には改善されていない。実際のところ、テクノロジーノードの微細化が進むにつれてトランジスタの寸法は必然的にさらに小さくなり（例えば、最小フィーチャーサイズは、７ｎｍから５ｎｍへと微細化され、次いで３ｎｍへと微細化される。以降も同様である。）、トランジスタの総サイズに対する酸化膜の割合が大きくなり、デバイスジャンクション全体の放熱能力はさらに集約化される。例えば、チップの外側においてより高い位置に位置している放熱パッドによってチップ全体を覆う方法、または、パッケージ化されたチップの外側において液冷循環を使用する方法などの、多くの放熱方法が創作されている。しかしながら、いずれの方法も、非常に高価であり、非効率的であり、トランジスタのジャンクション温度を効果的に低下させることはできない。
【０００４】
［概要］
本開示の実施形態は、半導体デバイス構造を提供している。半導体デバイス構造は、オリジナル半導体表面（元の半導体表面，本来の半導体表面）およびアクティブ領域（活性領域）を有している半導体基板と、アクティブ領域を包囲しているシャロートレンチアイソレーション（shallow trench isolation，ＳＴＩ）領域と、アクティブ領域に基づいて形成されているトランジスタと、を含んでいる。トランジスタは、ゲート構造と、第１導電領域と、第２導電領域と、第１導電領域と第２導電領域との間に位置しているチャネル領域と、を含んでいる。半導体デバイス構造は、トランジスタを越えて延在している相互接続構造と、相互接続構造をトランジスタの第１導電領域に電気的に接続している接続プラグと、を含んでいる。第１導電領域は、エピタキシャル半導体材料を含んでいる。相互接続構造は、オリジナル半導体表面の下方、かつ、ＳＴＩ領域の内部に位置している。接続プラグはアクティブ領域の内部に位置しており、かつ、第１導電領域のエピタキシャル半導体材料は接続プラグの上面に対して上方に位置している。あるいは、接続プラグはＳＴＩ領域の内部に位置しており、かつ、第１導電領域のエピタキシャル半導体材料は接続プラグの第１側壁に接続されている。
【０００５】
本開示の一態様によれば、相互接続構造は、絶縁領域によって半導体基板から絶縁されている。絶縁領域は、相互接続構造の第１側に位置している第１スペーサと、相互接続構造の第２側に位置している第２スペーサと、を含んでいる。第１スペーサの材料は、第２スペーサの材料とは異なっている。
【０００６】
本開示の一態様によれば、接続プラグの第２側壁は、相互接続部の側壁に対して位置合わせ（アライメント）されており、かつ、当該相互接続部の当該側壁と接触している。
【０００７】
本開示の一態様によれば、半導体デバイス構造は、アクティブ領域の内部にトレンチを含んでいる。接続プラグは、トレンチの内部に位置している。接続プラグは、窒化チタン（ＴｉＮ）およびタングステン（Ｗ）を含んでいる。
【０００８】
本開示の一態様によれば、半導体デバイス構造は、ＳＴＩ領域の内部に薄形スロット（thin slot）を含んでいる。接続プラグは、薄形スロットの内部に位置している。接続プラグは、高ドープ（高濃度にドープされた，highly doped）半導体材料またはＴｉＮを含んでいる。第１導電領域のエピタキシャル半導体材料は、接続プラグの上面に対して上方にさらに存在している。接続プラグの第２側壁は、接続プラグの第１側壁とは反対側に位置している。
【０００９】
本開示の一態様によれば、トランジスタは、フィン電界効果トランジスタ（fin field-effect transistor，ＦｉｎＦＥＴ）、ＧＡＡトランジスタ、またはＣＦＥＴである。ＳＴＩ領域は、オリジナル半導体表面よりも低い位置に位置している上面を有している。
【００１０】
本開示の一態様によれば、第１導電領域は、選択的にエピタキシャル成長した材料を含んでいる。
（【００１１】以降は省略されています）

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