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公開番号2025123627
公報種別公開特許公報(A)
公開日2025-08-25
出願番号2024019176
出願日2024-02-13
発明の名称半導体装置
出願人ミネベアパワーデバイス株式会社
代理人弁理士法人信友国際特許事務所
主分類H10D 30/60 20250101AFI20250818BHJP()
要約【課題】ゲート耐圧不良や信頼性の低下を抑制できる半導体装置を提供する。
【解決手段】半導体基板と、半導体基板に形成されたソース領域と、半導体基板に形成されたドレイン領域と、半導体基板の上に接し、ソース領域とドレイン領域との間の平面位置に形成された絶縁層と、絶縁層の内部に形成されたゲート電極と、を備え、ゲート電極を貫通する穴が複数形成され、穴がソース領域とは上下方向に重ならない領域に形成されている半導体装置を構成する。
【選択図】図2
特許請求の範囲【請求項１】
半導体基板と、
前記半導体基板に形成されたソース領域と、
前記半導体基板に形成されたドレイン領域と、
前記半導体基板の上に接し、前記ソース領域と前記ドレイン領域との間の平面位置に形成された絶縁層と、
前記絶縁層の内部に形成されたゲート電極と、を備え、
前記ゲート電極を貫通する穴が複数形成され、
前記穴は、前記ソース領域とは上下方向に重ならない領域に形成されている
半導体装置。
続きを表示（約 130 文字）【請求項２】
前記穴の平面形状が、前記ソース領域から前記ドレイン領域に向かう方向に平行な方向を長手方向とする、楕円形もしくは紡錘形である請求項１に記載の半導体装置。
【請求項３】
前記穴の平面形状が三角形である請求項１に記載の半導体装置。

発明の詳細な説明【技術分野】
【０００１】
本発明は、半導体装置に関する。
続きを表示（約 2,000 文字）【背景技術】
【０００２】
半導体装置において、数百Ｖのゲート電圧が印加される高耐圧の素子を設ける場合に、厚いゲート酸化膜がゲート電極と基板との間に形成された構造が採用されている（例えば、非特許文献１を参照。）。
【０００３】
ここで、従来の厚いゲート酸化膜を有する素子の構造を、図１１～図１２を参照して説明する。
図１１は、従来の半導体装置の概略構成図（平面図）であり、図１２は、図１１のＡ－Ａ´における概略断面図である。
【０００４】
この半導体装置は、中央部に形成されたＮ
＋
のドレイン領域３と、ドレイン領域３に対して左右にそれぞれ形成されたＰ型のソース領域２と、ドレイン領域３およびソース領域２の間に形成された、ＬＯＣＯＳ(Local Oxidation of Silicon) によるゲート酸化膜４と、ゲート酸化膜４上に形成されたゲート電極５と、を有する。
ソース領域２内に、Ｎ
＋
のソース領域１２と、Ｐ
＋
のコンタクト領域１３が形成されている。ソース領域２、ドレイン領域３、ソース領域１２，コンタクト領域１３は、それぞれ、シリコン基板１の表面からの不純物拡散領域によって形成されている。
ソース領域１２およびコンタクト領域１３にはソース電極６が接続され、ドレイン領域３にはドレイン電極７が接続され、ソース電極６およびドレイン電極７は、配線層１０に接続されている。配線層１０は、ゲート電極５上の層間絶縁膜１４の上に、形成されている。
そして、図１２に示すように、チャネル１１は、ゲート電極５と、ゲート酸化膜４と、ソース領域２とが垂直方向に重なった、ソース領域２中に形成される。
【０００５】
この半導体装置は、例えば、以下に説明するようにして、製造することができる。
シリコン基板１にイオンを注入してソース領域２を形成した後に、ＬＯＣＯＳによりゲート酸化膜４を形成する。
そして、ゲート酸化膜４の上にポリシリコンを堆積させて、ポリシリコンに対してフォトエッチングを行うことにより、ポリシリコンをパターニングしてゲート電極５を形成する。
次に、イオンを注入してドレイン領域３とソース領域１２およびコンタクト領域１３を形成し、その後、ゲート電極５の上を覆って層間絶縁膜１４を形成し、さらに、ドレイン領域３上の層間絶縁膜１４と、ソース領域１２およびコンタクト領域１３上の層間絶縁膜１４に、コンタクトホールを形成する。そして、スパッタにより、ソース電極６とドレイン電極７と配線層１０を形成する。
なお、図１２の断面図では、ゲート電極５の下のゲート酸化膜４と、ゲート電極５よりも上の層間絶縁膜１４とは、いずれもシリコン酸化物からなる膜であるので、一体化して表示されている。
【先行技術文献】
【非特許文献】
【０００６】
“Design of Novel 300-V Field-MOS FETs With Low ON-Resistance for Analog Switch Circuits” IEEE TRANSACTIONS ON ELECTRON DEVICES, VOL. 60, NO. 1, JANUARY 2013
【発明の概要】
【発明が解決しようとする課題】
【０００７】
図１１～図１２に示したような、従来の半導体装置では、ゲート酸化膜４に混入した異物や欠陥の発生によってゲート耐圧が不良となる問題や、信頼性が低下する問題があった。
ゲート酸化膜４を形成する際に、導電性異物がゲート酸化膜４内に混入することがあり、混入した導電性異物によって、ゲート耐圧不良が発生しやすくなる。また、ゲート酸化膜４を形成する際に発生した欠陥によっても信頼性が低上する。
【０００８】
上述した問題の解決のために、本発明においては、ゲート耐圧不良や信頼性の低下を抑制できる半導体装置を提供するものである。
【０００９】
また、本発明の上記の目的およびその他の目的と本発明の新規な特徴は、本明細書の記述および添付図面によって明らかにする。
【課題を解決するための手段】
【００１０】
本発明の半導体装置は、半導体基板と、半導体基板に形成されたソース領域と、半導体基板に形成されたドレイン領域と、半導体基板の上に接し、ソース領域とドレイン領域との間の平面位置に形成された絶縁層と、絶縁層の内部に形成されたゲート電極と、を備えている。
そして、本発明の半導体装置は、ゲート電極を貫通する穴が複数形成され、穴は、ソース領域とは上下方向に重ならない領域に形成されている。
【発明の効果】
（【００１１】以降は省略されています）

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