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公開番号2025113432
公報種別公開特許公報(A)
公開日2025-08-01
出願番号2025088191,2023557778
出願日2025-05-27,2021-08-30
発明の名称コンタクト構造およびそれを形成する方法
出願人長江存儲科技有限責任公司,Yangtze Memory Technologies Co.,Ltd.
代理人個人,個人,個人
主分類H10B 43/50 20230101AFI20250725BHJP()
要約【課題】コンタクト構造およびそれを形成する方法を提供する。
【解決手段】半導体デバイスは、第1のダイの裏側の第1の領域における第1の層のスタックおよび第1のダイの裏側の第2の領域における第2の層のスタックを含む第1のダイを含む。第1の層のスタックは、第2の層のスタックより少数の異なる層を有する。第1のダイの裏側の第1の領域にコンタクト構造が形成される。コンタクト構造は、第1の層のスタックを通って延び、第1のダイの表側の第1の導電構造を第1のダイの裏側の第2の導電構造と導電的に接続するように構成される。表側は裏側とは反対側である。
【選択図】図1
特許請求の範囲【請求項１】
第１のダイを備える半導体デバイスであって、前記第１のダイが、
前記第１のダイの裏側の第１の領域における第１の層のスタックおよび前記第１のダイの前記裏側の第２の領域における第２の層のスタックであって、前記第１の層のスタックが前記第２の層のスタックより少数の異なる層を有する、第１の層のスタックおよび第２の層のスタックと、
前記第１のダイの前記裏側の前記第１の領域に形成されるコンタクト構造であって、前記コンタクト構造が、前記第１の層のスタックを通って延び、前記第１のダイの表側の第１の導電構造を前記第１のダイの前記裏側の第２の導電構造と導電的に接続するように構成され、前記表側が前記裏側とは反対側である、コンタクト構造と
を備える、半導体デバイス。
続きを表示（約 1,000 文字）【請求項２】
前記第１の層のスタックが、順に、第１の層、置換層および第１の絶縁層を含み、
前記第２の層のスタックが、順に、前記第１の層、第２の層、導電層、前記置換層および前記第１の絶縁層を含む、
請求項１に記載の半導体デバイス。
【請求項３】
前記第１の層および前記置換層が等価なエッチング特性を有し、
前記第２の層および前記第１の層が異なるエッチング特性を有し、
前記導電層および前記第２の層が異なるエッチング特性を有する、
請求項２に記載の半導体デバイス。
【請求項４】
前記第１の層および前記置換層が同じ導電材料を含む、
請求項２に記載の半導体デバイス。
【請求項５】
前記第１の層がドープシリコンを含み、
前記置換層がドープシリコンを含む、
請求項２に記載の半導体デバイス。
【請求項６】
前記コンタクト構造が導電部分および側壁部分を備え、
前記導電部分が、前記第１の導電構造と導電的に接続するように構成され、
前記側壁部分が、前記導電部分を前記第１の層のスタックから絶縁するように構成される、
請求項１に記載の半導体デバイス。
【請求項７】
前記導電部分が、タングステンまたはアルミニウムの少なくとも１つを含む、
請求項６に記載の半導体デバイス。
【請求項８】
前記側壁部分が、酸化ケイ素、窒化ケイ素、酸化ジルコニウム、酸化ハフニウム、酸化アルミニウムまたは酸化タンタルの少なくとも１つを含む、
請求項６に記載の半導体デバイス。
【請求項９】
前記第１のダイの前記表側のメモリセルと、
前記第１のダイと向かい合わせに接合される第２のダイであって、基板および前記メモリセルのために前記基板の表側に形成される周辺回路網を含む、第２のダイと
を更に備える、請求項１に記載の半導体デバイス。
【請求項１０】
前記メモリセルが、
前記第１のダイの前記表側の交互のゲート層および第２の絶縁層の第３のスタックと、
前記第３のスタックを通って延びる複数のチャネル構造と
を備える、請求項９に記載の半導体デバイス。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本出願は、概して半導体デバイスおよび半導体デバイスのための作製プロセスに関する実施形態を記載する。
続きを表示（約 1,300 文字）【背景技術】
【０００２】
メモリデバイスは、通常メモリセルアレイおよび周辺回路を含む。一部の例では、メモリセルアレイは、アレイダイと称される第１のダイに形成でき、周辺回路は、周辺ダイと称される第２のダイに形成される。アレイダイおよび周辺ダイは、周辺回路をメモリセルアレイと接続するために接合できる。
【先行技術文献】
【特許文献】
【０００３】
米国特許出願第１７／１１３，６６２号
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本開示の態様は、コンタクト構造を有する半導体デバイスおよびそれを形成する方法を提供する。
【課題を解決するための手段】
【０００５】
第１の態様によれば、半導体デバイスが提供される。本半導体デバイスは、第１のダイを含む。第１のダイは、第１のダイの裏側の第１の領域における第１の層のスタックおよび第１のダイの裏側の第２の領域における第２の層のスタックを含む。第１の層のスタックは、第２の層のスタックより少数の異なる層を有する。第１のダイの裏側の第１の領域にコンタクト構造が形成される。コンタクト構造は、第１の層のスタックを通って延び、第１のダイの表側の第１の導電構造を第１のダイの裏側の第２の導電構造と導電的に接続するように構成される。表側は裏側とは反対側である。
【０００６】
一部の実施形態において、第１の層のスタックは、順に、第１の層、置換層および第１の絶縁層を含む。第２の層のスタックは、順に、第１の層、第２の層、導電層、置換層および第１の絶縁層を含む。
【０００７】
一部の実施形態において、第１の層および置換層は、等価なエッチング特性を有する。第２の層および第１の層は、異なるエッチング特性を有する。導電層および第２の層は、異なるエッチング特性を有する。一部の実施形態において、第１の層および置換層は、同じ導電材料を含む。一部の実施形態において、第１の層はドープシリコンを含み、置換層はドープシリコンを含む。
【０００８】
一部の実施形態において、コンタクト構造は、導電部分および側壁部分を含む。導電部分は、第１の導電構造と導電的に接続するように構成される。側壁部分は、導電部分を第１の層のスタックから絶縁するように構成される。
【０００９】
一部の実施形態において、導電部分は、タングステンまたはアルミニウムの少なくとも１つを含む。一部の実施形態において、側壁部分は、酸化ケイ素、窒化ケイ素、酸化ジルコニウム、酸化ハフニウム、酸化アルミニウムまたは酸化タンタルの少なくとも１つを含む。
【００１０】
一部の実施形態において、本半導体デバイスは、第１のダイの表側のメモリセルと、第１のダイと向かい合わせに接合される第２のダイとを更に含む。第２のダイは、基板およびメモリセルのために基板の表側に形成される周辺回路網を含む。一部の実施形態において、メモリセルは、第１のダイの表側の交互のゲート層および第２の絶縁層の第３のスタックと、第３のスタックを通って延びる複数のチャネル構造とを含む。
（【００１１】以降は省略されています）

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