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公開番号2024167416
公報種別公開特許公報(A)
公開日2024-12-03
出願番号2024156556,2020128236
出願日2024-09-10,2020-07-29
発明の名称時間差デジタル変換回路、及び時間差デジタル変換回路の制御方法
出願人株式会社デンソー
代理人弁理士法人サトー
主分類G04F 10/06 20060101AFI20241126BHJP(時計)
要約【課題】PVTばらつきによる変動を抑制しながら測定対象パルスの幅時間を測定できるようにした時間差デジタル変換回路を提供する。
【解決手段】1個のTDC24は、RDLにより生成される遅延時間を用いて測定対象パルスPWの一対のエッジ間による時間差をデジタル変換する。TDC24は、測定対象パルスPWの一対のエッジ間による第1エッジ時間差と基準クロックSCLKの周期の第2エッジ時間差とを時分割で測定する。除算器28は、第1エッジ時間差を第2エッジ時間差により除算した除算結果を少なくとも小数点以下まで算出する。
【選択図】図1
特許請求の範囲【請求項１】
遅延時間を用いて測定対象パルスの一対のエッジ間による時間差をデジタル変換する回路であり、前記時間差として前記測定対象パルスの一対のエッジ間による第１エッジ時間差（ＰＡＷ）と基準クロックの周期の第２エッジ時間差（ＰＡＢ）とを時分割で測定する１個のＴＤＣ（２４）（Time to Digital Converter）と、
前記第１エッジ時間差を前記第２エッジ時間差により除算した除算結果を算出する除算部（２８）と、を備え、
前記ＴＤＣは、電流波形のサージ幅を前記測定対象パルスの一対のエッジ間の前記第１エッジ時間差として測定する時間差デジタル変換回路。
続きを表示（約 1,900 文字）【請求項２】
前記ＴＤＣは、
前記測定対象パルスの一対のエッジ又は前記基準クロックの周期を入力したときに通常の動作状態において動作し、入力が途絶えると前記通常の動作状態よりも低消費電力となる低消費電力状態になる請求項１記載の時間差デジタル変換回路。
【請求項３】
前記ＴＤＣは、
前記低消費電力状態において前記測定対象パルスのエッジを入力したときに前記通常の動作状態に復帰して前記測定対象パルスの一対のエッジ間の前記第１エッジ時間差と前記基準クロックの周期の前記第２エッジ時間差とを順次測定した後に、前記通常の動作状態から前記低消費電力状態に戻るように構成される請求項２記載の時間差デジタル変換回路。
【請求項４】
前記測定対象パルスの一対のエッジに対応したパルスを前記ＴＤＣに出力する第１パルス出力部（５５）と、
前記測定対象パルスの一対のエッジのうち後に生じるエッジに対応したラッチ信号を出力する第１ラッチ出力部（５８ａ）と、
前記第１パルス出力部により出力されるパルスの幅を第１ディレイ時間だけ延長する第１ディレイ部（５６）と、を具備するＴＤＣ制御回路（２１）を備え、
前記ＴＤＣ制御回路は、
前記第１ディレイ部により延長されたパルスを前記第１ラッチ出力部のラッチ信号によりラッチして前記第１ディレイ時間の経過後に前記第１パルス出力部によるパルスの出力を停止させる請求項１から３の何れか一項に記載の時間差デジタル変換回路。
【請求項５】
前記基準クロックの周期に対応したパルスを前記ＴＤＣに出力する第２パルス出力部（７５）と、
前記基準クロックの周期を規定するエッジのうち後に生じるエッジに対応したラッチ信号を出力する第２ラッチ出力部（７８ａ）と、
前記第２パルス出力部により出力されるパルスの幅を第２ディレイ時間だけ延長する第２ディレイ部（７６）と、を具備するＴＤＣ制御回路（２１）を備え、
前記ＴＤＣ制御回路は、
前記第２ディレイ部により延長されたパルスを前記第２ラッチ出力部のラッチ信号によりラッチして前記第２ディレイ時間の経過後に前記第２パルス出力部によるパルスの出力を停止させる請求項１から４の何れか一項に記載の時間差デジタル変換回路。
【請求項６】
前記測定対象パルスの一対のエッジと前記基準クロックとを入力し、前記測定対象パルスの一対のエッジに対応したパルスを前記ＴＤＣに出力する第１パルス出力部（５５）と、前記基準クロックの周期に対応したパルスを前記ＴＤＣに出力する第２パルス出力部（７５）と、を具備するＴＤＣ制御回路（２１）を備え、
前記ＴＤＣ制御回路は、前記測定対象パルスの一対のエッジと前記基準クロックとを入力する前後関係に拘わらず、前記第１パルス出力部によるパルスと前記第２パルス出力部によるパルスを予め定められた順序で前記ＴＤＣに順次入力させることにより前記第１エッジ時間差及び前記第２エッジ時間差を前記ＴＤＣに前記時分割で測定させる請求項１から５の何れか一項に記載の時間差デジタル変換回路。
【請求項７】
前記ＴＤＣは、アナログ信号波形をピークスライスした幅を前記測定対象パルスのエッジ間の前記第１エッジ時間差として測定する請求項１から６の何れか一項に記載の時間差デジタル変換回路。
【請求項８】
前記第１エッジ時間差の測定回数に対する前記第２エッジ時間差の測定回数の比を示す測定頻度を１未満に低下させる測定頻度変更回路（２９）と、
前記時分割で予め測定された前記第２エッジ時間差を保持する保持部（２６）と、を備え、
前記測定頻度変更回路による前記測定頻度の低下に応じて、前記第１エッジ時間差を測定するものの前記時分割で前記第２エッジ時間差を測定しない場合には、
前記除算部は、前記測定された前記第１エッジ時間差を、前記保持部に予め保持された前記第２エッジ時間差により除算する請求項１から７の何れか一項に記載の時間差デジタル変換回路。
【請求項９】
前記遅延時間は、遅延回路により生成される請求項１から８の何れか一項に記載の時間差デジタル変換回路。
【請求項１０】
前記遅延回路は、ゲートの信号伝搬遅延を用いて前記遅延時間を生成する請求項９記載の時間差デジタル変換回路。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は、時間差デジタル変換回路、及び時間差デジタル変換回路の制御方法に関する。
続きを表示（約 1,700 文字）【背景技術】
【０００２】
例えば、モータ制御回路がスイッチング素子駆動回路を通じてモータを駆動したときに生じるサージアナログ電流波形を高速検出する場合、コンパレータを用いてある所望の閾値と比較することでサージアナログ電流をパルスに変換できる。制御ロジックが、サージ検出時のパルスを、基準クロックを用いて分解能良くサンプリングするためには、サンプリング用の基準クロックを高速動作させることが必要となる。しかし、高耐圧プロセスを採用する場合には、高速動作する基準クロックを実装することが困難となる。
【０００３】
制御ロジックが取得可能なパルスのサンプリング周期は、基準クロックの周期に依存する。このため、低速な基準クロックを用意しつつ、ＤＬＬを用いて位相を多相化することで高速動作する基準クロックを作成することが提案されている。
【０００４】
その他、このような技術を実装する際に、時間差デジタル変換回路を用いることが提案されている（例えば、特許文献１参照）。特許文献１記載の技術によれば、データをディレイラインを用いて遅延させ、基準クロックによりサンプリングすることで時間差デジタル変換している。この特許文献１記載の技術では、適時キャリブレーションを行っている。
【先行技術文献】
【特許文献】
【０００５】
特開２０１２－１１４７１６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１記載のように、適時キャリブレーションを用いると設計が複雑化する。しかも、プロセスや電源電圧又は温度によるＰＶＴばらつきに弱いことが判明している。
【０００７】
本発明の目的は、ＰＶＴばらつきによる変動を抑制しながら、電流波形のサージ幅を測定対象パルスとしてそのエッジ間の幅時間を極力正確に測定できるようにした時間差デジタル変換回路、及び時間差デジタル変換回路の制御方法を提供することにある。
【課題を解決するための手段】
【０００８】
請求項１記載によれば、１個のＴＤＣ（Time to Digital Converter）が、測定対象パルスの一対のエッジ間による第１エッジ時間差と基準クロックの周期の第２エッジ時間差とを時分割で測定し、除算部が、第１エッジ時間差を第２エッジ時間差により除算した除算結果を算出している。
【０００９】
測定対象パルスの一対のエッジ間による第１エッジ時間差と基準クロックの周期の第２エッジ時間差は、電源電圧変化や温度変化などのＰＶＴばらつきにより同様に変動しやすい傾向にある。請求項１記載の発明によれば、ＴＤＣは、電流波形のサージ幅を測定対象パルスの一対のエッジ間の第１エッジ時間差として測定する。基準クロックの周期変動の影響を補償でき、測定対象となる電流波形のサージ幅のパルスのエッジ間の幅時間を極力正確に測定できる。
【図面の簡単な説明】
【００１０】
一実施形態における時間差デジタル変換回路の電気的構成図
モータ制御回路の電気的構成図
ピークスライス幅の波形例と測定対象パルスの例
測定頻度変更回路の電気的構成図
ＴＤＣの電気的構成図
ＲＤＬの電気的構成図
状態変化図
ラッチアンドエンコーダの電気的構成図
パルスの幅時間取得回路の電気的構成図のその１
パルスの幅時間取得回路の電気的構成図のその２
基準クロックの周期取得回路の電気的構成図のその１
基準クロックの周期取得回路の電気的構成図のその２
除算器の電気的構成図
除算回路の電気的構成図
除算器の真理値表
タイミングチャートのその１
タイミングチャートのその２
変形例の説明図のその１
変形例の説明図のその２
【発明を実施するための形態】
（【００１１】以降は省略されています）

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