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公開番号
2024137820
公報種別
公開特許公報(A)
公開日
2024-10-07
出願番号
2024041716
出願日
2024-03-15
発明の名称
半導体パッケージ及びその製造方法
出願人
三星電子株式会社
,
Samsung Electronics Co.,Ltd.
代理人
弁理士法人共生国際特許事務所
主分類
H01L
25/07 20060101AFI20240927BHJP(基本的電気素子)
要約
【課題】半導体パッケージ内の半導体チップ間に信号伝達パスを最小化し放熱特性を極大化した半導体パッケージ及びその製造方法を提供する。
【解決手段】本発明による半導体パッケージは、第1再配線基板と、第1再配線基板上に配置される第1半導体チップと、第1半導体チップ上に配置される第2再配線基板と、第1半導体チップの一側面の第1再配線基板上に配置され、第1再配線基板と第2再配線基板とを接続する基板間貫通電極と、第1半導体チップの上部に配置される第2半導体チップと、第2半導体チップ上に配置される放熱構造体と、を有する。
【選択図】図1
特許請求の範囲
【請求項1】
第1再配線基板と、
前記第1再配線基板上に配置される第1半導体チップと、
前記第1半導体チップ上に配置される第2再配線基板と、
前記第1半導体チップの一側面の前記第1再配線基板上に配置され、前記第1再配線基板と第2再配線基板とを接続する基板間貫通電極と、
前記第1半導体チップの上部に配置される第2半導体チップと、
前記第2半導体チップ上に配置される放熱構造体と、を有することを特徴とする半導体パッケージ。
続きを表示(約 1,800 文字)
【請求項2】
前記第2再配線基板は、前記第1半導体チップの上面全体を覆い、
前記第2半導体チップは、前記第2再配線基板上に配置されることを特徴とする請求項1に記載の半導体パッケージ。
【請求項3】
前記第2半導体チップの一側面の前記第2再配線基板上に配置されるメモリ素子をさらに有し、
前記メモリ素子と前記第2半導体チップは、前記第1再配線基板を経由せずにメモリ信号を交換することを特徴とする請求項2に記載の半導体パッケージ。
【請求項4】
前記第1半導体チップは、バンプを介してフリップチップ構造によって前記第1パッケージ基板上に実装され、
前記第1半導体チップは、基板、前記基板の下部に配置される素子層、前記基板の上部に配置される背面配線層、及び前記基板を貫通して前記背面配線層と前記素子層とを接続する貫通電極を含み、
前記メモリ素子と前記第2半導体チップは、前記第2再配線基板、前記背面配線層、第1貫通電極、前記素子層、前記第1貫通電極、前記背面配線層、及び前記第2再配線基板を経由して前記メモリ信号を交換することを特徴とする請求項3に記載の半導体パッケージ。
【請求項5】
前記第2再配線基板は、前記第1半導体チップの上面の一部を覆い、
前記第2半導体チップは、前記第2再配線基板の一側面に隣接して前記第1半導体チップ上に配置されることを特徴とする請求項1に記載の半導体パッケージ。
【請求項6】
前記第2再配線基板上に配置されるメモリ素子をさらに有し、
前記メモリ素子と前記第2半導体チップは、前記第1再配線基板を経由せずにメモリ信号を交換することを特徴とする請求項5に記載の半導体パッケージ。
【請求項7】
前記第1半導体チップは、バンプを介してフリップチップ構造によって前記第1パッケージ基板上に実装され、
前記第1半導体チップは、基板、前記基板の下部に配置される素子層、前記基板の上部に配置される背面配線層、及び前記基板を貫通して前記背面配線層と前記素子層とを接続する貫通電極を含み、
前記メモリ素子と前記第2半導体チップは、前記第2再配線基板、前記背面配線層、第1貫通電極、前記素子層、前記第1貫通電極、及び前記背面配線層を経由して前記メモリ信号を交換することを特徴とする請求項6に記載の半導体パッケージ。
【請求項8】
第1再配線基板と、
前記第1再配線基板上に配置される積層チップ構造と、
前記積層チップ構造上に配置される第2再配線基板と、
前記積層チップ構造の一側面の前記第1再配線基板上に配置され、前記第1再配線基板と第2再配線基板とを接続する基板間貫通電極と、
前記第2再配線基板上の前記積層チップ構造に対応する部分に配置される放熱構造体と、を有し、
前記積層チップ構造は、第1半導体チップ、前記第1半導体チップ上に配置される第2半導体チップ、及び前記第2半導体チップの一側面の前記第1半導体チップ上に配置されるインターポーザ(interposer)チップを備えることを特徴とする半導体パッケージ。
【請求項9】
前記放熱構造体の一側面の前記第2再配線基板上に配置されるメモリ素子をさらに有し、
前記メモリ素子と前記第2半導体チップは、前記第1再配線基板を経由せずにメモリ信号を交換することを特徴とする請求項8に記載の半導体パッケージ。
【請求項10】
前記第1半導体チップは、バンプを介してフリップチップ構造によって前記第1パッケージ基板上に実装され、
前記第1半導体チップは、基板、前記基板の下部に配置される素子層、前記基板の上部に配置される背面配線層、及び前記基板を貫通して前記背面配線層と前記素子層とを接続する第1貫通電極を含み、
前記メモリ素子と前記第2半導体チップは、前記第2再配線基板、前記インターポーザチップ、前記背面配線層、第1貫通電極、前記素子層、前記第1貫通電極、及び前記背面配線層を経由して前記メモリ信号を交換することを特徴とする請求項9に記載の半導体パッケージ。
(【請求項11】以降は省略されています)
発明の詳細な説明
【技術分野】
【0001】
本発明は、半導体パッケージに関し、特に、半導体チップの上部と下部に再配線基板を含む半導体パッケージ及びその製造方法に関する。
続きを表示(約 2,000 文字)
【背景技術】
【0002】
電子産業の飛躍的な発展及びユーザの要求によって電子機器は、さらに小型化及び軽量化されている。
電子機器の小型化及び軽量化によって、それに使用される半導体パッケージも小型化及び軽量化され、かつ半導体パッケージは、高性能及び大容量と共に高い信頼性が要求されている。
【0003】
そのような半導体パッケージが高性能及び高容量化されることにより、半導体パッケージの消費電力が増加している。
これにより、半導体パッケージのサイズ/性能に対応した半導体パッケージの放熱特性の重要度が高まりつつある。
【先行技術文献】
【特許文献】
【0004】
特開平4-012557号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
本発明は上記従来の半導体パッケージにおける課題に鑑みてなされたものであって、本発明の目的は、半導体パッケージ内の半導体チップ間に信号伝達パスを最小化し、放熱特性を極大化した半導体パッケージ、及びその製造方法を提供することにある。
【課題を解決するための手段】
【0006】
上記目的を達成するためになされた本発明による半導体パッケージは、第1再配線基板と、前記第1再配線基板上に配置される第1半導体チップと、前記第1半導体チップ上に配置される第2再配線基板と、前記第1半導体チップの一側面の前記第1再配線基板上に配置され、前記第1再配線基板と第2再配線基板とを接続する基板間貫通電極と、前記第1半導体チップの上部に配置される第2半導体チップと、前記第2半導体チップ上に配置される放熱構造体と、を有することを特徴とする。
【0007】
また、上記目的を達成するためになされた本発明による半導体パッケージは、第1再配線基板と、前記第1再配線基板上に配置される積層チップ構造と、前記積層チップ構造上に配置される第2再配線基板と、前記積層チップ構造の一側面の前記第1再配線基板上に配置され、前記第1再配線基板と第2再配線基板とを接続する基板間貫通電極と、前記第2再配線基板上の前記積層チップ構造に対応する部分に配置される放熱構造体と、を有し、前記積層チップ構造は、第1半導体チップ、前記第1半導体チップ上に配置される第2半導体チップ、及び前記第2半導体チップの一側面の前記第1半導体チップ上に配置されるインターポーザ(interposer)チップを備えることを特徴とする。
【0008】
また、上記目的を達成するためになされた本発明による半導体パッケージは、第1再配線基板と、前記第1再配線基板上に配置される第1半導体チップと、前記第1半導体チップ上に配置される第2再配線基板と、前記第1半導体チップの一側面の前記第1再配線基板上に配置され、前記第1再配線基板と第2再配線基板とを接続する基板間貫通電極と、前記第1半導体チップの上部に配置される第2半導体チップと、前記第2再配線基板上に配置されるメモリ素子と、を有し、前記メモリ素子と前記第2半導体チップは、前記第1再配線基板を経由せずにメモリ信号を交換することを特徴とする。
【0009】
上記目的を達成するためになされた本発明による半導体パッケージ製造方法は、第1再配線基板を準備する段階と、前記第1再配線基板上に第1半導体チップを実装する段階と、前記第1半導体チップの一側面の前記第1再配線基板上に基板間貫通電極を形成する段階と、前記基板間貫通電極と第1半導体チップとを密封材で密封する段階と、前記第1半導体チップ、前記基板間貫通電極、及び密封材上に第2再配線基板を形成する段階と、前記第1半導体チップ、又は第2再配線基板上に第2半導体チップを実装する段階と、を有することを特徴とする。
【0010】
また、上記目的を達成するためになされた本発明による半導体パッケージ製造方法は、第1再配線基板を準備する段階と、前記第1再配線基板上に積層チップ構造を実装する段階と、前記積層チップ構造の一側面の前記第1再配線基板上に基板間貫通電極を形成する段階と、前記基板間貫通電極と積層チップ構造を密封材で密封する段階と、前記積層チップ構造、前記基板間貫通電極、及び密封材上に第2再配線基板を形成する段階と、前記第2再配線基板上にメモリ素子と放熱構造体とを積層する段階と、を有し、前記積層チップ構造を実装する段階は、前記第1半導体チップ上に第2半導体チップを実装する段階と、前記第2半導体チップの一側面の前記第1半導体チップ上にインターポーザチップを実装する段階と、前記第1半導体チップを前記第1再配線基板上に実装する段階と、を含むことを特徴とする。
【発明の効果】
(【0011】以降は省略されています)
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