特許ウォッチ

公開番号2024066619
公報種別公開特許公報(A)
公開日2024-05-16
出願番号2022176115
出願日2022-11-02
発明の名称半導体回路および半導体装置
出願人ローム株式会社
代理人個人,個人
主分類H01L 25/07 20060101AFI20240509BHJP(基本的電気素子)
要約【課題】複数のアーム回路を含むハーフブリッジ回路の構成に起因したノイズの影響を低減することが可能な半導体回路と、当該半導体回路を具備する半導体装置とを提供する。
【解決手段】半導体回路A10は、入力コンデンサC1と、第1スイッチング素子M1および第2スイッチング素子M2を含む第1アーム回路101と、第3スイッチング素子M3および第4スイッチング素子M4を含む第2アーム回路102と、シールド20とを備える。シールド20は、平面視において少なくとも第2アーム回路102の一部に重なる。第2アーム回路102の第2経路L2の長さは、第1アーム回路101の第1経路L1の長さよりも大きい。平面視において第2アーム回路102に重なり、かつ第2経路L2に沿ったシールド20の区間の長さは、平面視において第1アーム回路101に重なり、かつ第1経路L1に沿ったシールド20の区間の長さよりも大きい。
【選択図】図1
特許請求の範囲【請求項１】
第１電極および第２電極を有する入力コンデンサと、
互いに直列接続された第１スイッチング素子および第２スイッチング素子を含むとともに、前記第１スイッチング素子が前記第１電極に導通し、かつ前記第２スイッチング素子が前記第２電極に導通する第１アーム回路と、
互いに直列接続された第３スイッチング素子および第４スイッチング素子を含むとともに、前記第３スイッチング素子が前記第１電極に導通し、かつ前記第４スイッチング素子が前記第２電極に導通する第２アーム回路と、
平面視において少なくとも前記第２アーム回路の一部に重なるとともに、外部に接地されたシールドと、を備え、
前記第１アーム回路は、前記第１電極と電位が等しい第１ノードから前記第２電極と電位が等しい第２ノードに至る第１経路を有し、
前記第２アーム回路は、前記第１ノードから前記第２ノードに至る第２経路を有し、
前記第２経路の長さは、前記第１経路の長さよりも大きく、
前記平面視において前記第２アーム回路に重なり、かつ前記第２経路に沿った前記シールドの区間の長さは、前記平面視において前記第１アーム回路に重なり、かつ前記第１経路に沿った前記シールドの区間の長さよりも大きい、半導体回路。
続きを表示（約 1,000 文字）【請求項２】
前記平面視において、前記シールドは、前記第２アーム回路の全体に重なっている、請求項１に記載の半導体回路。
【請求項３】
前記第１アーム回路は、前記第１ノードと前記第１スイッチング素子とを導通する第１配線と、前記第２ノードと前記第２スイッチング素子とを導通する第２配線と、を含み、
前記第２アーム回路は、前記第１ノードと前記第３スイッチング素子とを導通する第３配線と、前記第２ノードと前記第４スイッチング素子とを導通する第４配線と、を含み、
前記平面視において、前記シールドは、少なくとも前記第３配線および前記第４配線に重なっている、請求項１に記載の半導体回路。
【請求項４】
前記シールドは、互いに離れた第１シールドおよび第２シールドを含み、
前記平面視において、前記第１シールドは、前記第３配線に重なっており、
前記平面視において、前記第２シールドは、前記第４配線に重なっている、請求項３に記載の半導体回路。
【請求項５】
前記平面視において、前記第１シールドは、前記第１配線に重なっており、
前記平面視において、前記第２シールドは、前記第２配線に重なっている、請求項４に記載の半導体回路。
【請求項６】
前記平面視において、前記シールドは、前記入力コンデンサ、前記第１配線、前記第２配線、前記第３配線および前記第４配線の各々に重なっている、請求項３に記載の半導体回路。
【請求項７】
前記第１スイッチング素子、前記第２スイッチング素子、前記第３スイッチング素子および前記第４スイッチング素子に導通するインダクタをさらに備え、
前記平面視において、前記インダクタは、前記シールドの外方に位置する、請求項１ないし６のいずれかに記載の半導体回路。
【請求項８】
前記インダクタに導通する出力コンデンサをさらに備え、
前記平面視において、前記出力コンデンサは、前記シールドの外方に位置する、請求項７に記載の半導体回路。
【請求項９】
請求項１に記載の半導体回路と、
前記半導体回路を搭載する基材と、を備える、半導体装置。
【請求項１０】
前記第１アーム回路および前記第２アーム回路の各々の一部は、前記基材に収容されており、
前記入力コンデンサは、前記基材に導電接合されている、請求項９に記載の半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本開示は、半導体回路と、当該半導体回路を具備する半導体装置とに関する。
続きを表示（約 2,400 文字）【背景技術】
【０００２】
特許文献１には、降圧型のＤＣ－ＤＣコンバータにかかる電源回路の一例が開示されている。当該電源回路は、２つのトランジスタを含む。当該電源回路においては、２つのトランジスタにより１つのアーム回路が構成されている。当該アーム回路は、ハーフブリッジ回路を構成する。２つのトランジスタの各々が駆動し、かつ当該ハーフブリッジ回路に導通するインダクタおよび出力コンデンサにより、当該電源回路に入力された電源電圧は所定の電圧にまで降圧される。
【０００３】
ここで、特許文献１に開示されている電源回路において、より大きな電流を流すことが求められる場合、複数のアーム回路を含むハーフブリッジ回路を構成する必要がある。この場合において、複数のアーム回路の各々の導電経路の長さが大きく異なると、複数のアーム回路の各々から発生する磁界の大きさに差異が生じる。これにより、相互インダクタンスによる複数のアーム回路の磁界の打ち消し効果が十分に発揮されず、複数のアーム回路の各々から発生するノイズの度合いに偏りが生じる。これにより、当該ノイズがハーフブリッジ回路に与える影響がより大きくなるおそれがある。
【先行技術文献】
【特許文献】
【０００４】
特開２０２１－１３２５１４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本開示は上記事情に鑑み、複数のアーム回路を含むハーフブリッジ回路に起因したノイズの影響を低減することが可能な半導体回路と、当該半導体回路を具備する半導体装置とを提供することをその課題とする。
【課題を解決するための手段】
【０００６】
本開示の第１の側面によって提供される半導体回路は、第１電極および第２電極を有する入力コンデンサと、互いに直列接続された第１スイッチング素子および第２スイッチング素子を含むとともに、前記第１スイッチング素子が前記第１電極に導通し、かつ前記第２スイッチング素子が前記第２電極に導通する第１アーム回路と、互いに直列接続された第３スイッチング素子および第４スイッチング素子を含むとともに、前記第３スイッチング素子が前記第１電極に導通し、かつ前記第４スイッチング素子が前記第２電極に導通する第２アーム回路と、平面視において少なくとも前記第２アーム回路の一部に重なるとともに、外部に接地されたシールドと、を備え、前記第１アーム回路は、前記第１電極と電位が等しい第１ノードから前記第２電極と電位が等しい第２ノードに至る第１経路を有し、前記第２アーム回路は、前記第１ノードから前記第２ノードに至る第２経路を有し、前記第２経路の長さは、前記第１経路の長さよりも大きく、前記平面視において前記第２アーム回路に重なり、かつ前記第２経路に沿った前記シールドの区間の長さは、前記平面視において前記第１アーム回路に重なり、かつ前記第１経路に沿った前記シールドの区間の長さよりも大きい。
【０００７】
本開示の第２の側面によって提供される半導体装置は、本開示の第１の側面によって提供される半導体回路と、前記半導体回路を搭載する基材と、を備える。
【発明の効果】
【０００８】
本開示にかかる半導体回路が具備する構成によれば、複数のアーム回路を含むハーフブリッジ回路に起因したノイズの影響を低減することが可能となる。
【０００９】
本開示のその他の特徴および利点は、添付図面に基づき以下に行う詳細な説明によって、より明らかとなろう。
【図面の簡単な説明】
【００１０】
図１は、本開示の第１実施形態にかかる半導体回路の構成図である。
図２は、本開示の第１実施形態にかかる半導体装置の平面図であり、封止樹脂の一部を透過している。
図３は、図２に示す半導体装置の平面図であり、封止樹脂の図示を省略し、シールド、入力コンデンサおよび半導体素子を透過している。
図４は、図２に示す半導体装置の底面図である。
図５は、図３のＶ－Ｖ線に沿う断面図である。
図６は、図３のＶＩ－ＶＩ線に沿う断面図である。
図７は、図３のＶＩＩ－ＶＩＩ線に沿う断面図である。
図８は、図３のＶＩＩＩ－ＶＩＩＩ線に沿う断面図である。
図９は、図３のＩＸ－ＩＸ線に沿う断面図である。
図１０は、図３のＸ－Ｘ線に沿う断面図である。
図１１は、本開示の第２実施形態にかかる半導体回路の構成図である。
図１２は、本開示の第２実施形態にかかる半導体装置の平面図である。
図１３は、図１２に示す半導体装置の底面図である。
図１４は、図１２のＸＩＶ－ＸＩＶ線に沿う断面図である。
図１５は、図１２のＸＶ－ＸＶ線に沿う断面図である。
図１６は、図１２のＸＶＩ－ＸＶＩ線に沿う断面図である。
図１７は、図１２のＸＶＩＩ－ＸＶＩＩ線に沿う断面図である。
図１８は、図１２のＸＶＩＩＩ－ＸＶＩＩＩ線に沿う断面図である。
図１９は、本開示の第３実施形態にかかる半導体回路の構成図である。
図２０は、本開示の第３実施形態にかかる半導体装置の平面図である。
図２１は、図２０に示す半導体装置の底面図である。
図２２は、図２０のＸＸＩＩ－ＸＸＩＩ線に沿う断面図である。
図２３は、図２０のＸＸＩＩＩ－ＸＸＩＩＩ線に沿う断面図である。
図２４は、図２０のＸＸＩＶ－ＸＸＩＶ線に沿う断面図である。
【発明を実施するための形態】
（【００１１】以降は省略されています）

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