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公開番号2025143036
公報種別公開特許公報(A)
公開日2025-10-01
出願番号2024042719
出願日2024-03-18
発明の名称半導体記憶装置、メモリシステム、および方法
出願人キオクシア株式会社
代理人弁理士法人酒井国際特許事務所
主分類G06F 12/06 20060101AFI20250924BHJP(計算;計数)
要約【課題】インタフェースチップが備えるフィーチャレジスタ群に好適にパラメータデータを格納できる半導体記憶装置、メモリシステムおよび方法を提供する。
【解決手段】半導体記憶装置は、第1装置(メモリチップCP0-0～CP0-3,CP1-0～CP1-3)と、第2装置(インタフェースチップ)と、を備える。第1装置は、第1アドレス空間がマッピングされた第1レジスタ群(フィーチャレジスタ群203)と、メモリセルアレイと、を備える。第2装置は、第1アドレス空間とは排他な共通の第2アドレス空間がマッピングされた複数のページを含む第2レジスタ群(フィーチャレジスタ群112)を備える。第2装置は、設定コマンドのコマンドシーケンスを受信したとき、コマンドシーケンスに含まれるアドレスが第1値である場合に複数のページのうちのパラメータデータの格納先のページを設定コマンドのコマンドシーケンスに基づいて特定する。
【選択図】図3
特許請求の範囲【請求項１】
アドレスを含む設定コマンドのコマンドシーケンスが入力される端子群と、
第１アドレス空間がマッピングされた第１レジスタ群と、メモリセルアレイと、を備え、前記アドレスが前記第１アドレス空間に含まれる場合に前記第１レジスタ群へのパラメータデータの格納を行い、前記アドレスが前記第１アドレス空間に含まれない場合に前記第１レジスタ群へのパラメータデータの格納を行わない、第１装置と、
前記端子群と前記第１装置との間に配され、前記第１アドレス空間とは排他な共通の第２アドレス空間がマッピングされた複数のページを含む第２レジスタ群を備え、前記アドレスが第１値である場合に前記複数のページのうちのパラメータデータの格納先のページを前記コマンドシーケンスに基づいて特定する、ように構成された第２装置と、
を備える半導体記憶装置。
続きを表示（約 2,500 文字）【請求項２】
前記設定コマンドのコマンドシーケンスは前記アドレスに加えてデータを含み、
前記第１値は、前記第２アドレス空間に含まれ、
前記第２装置は、
前記第１値のアドレスを含む前記設定コマンドのコマンドシーケンスである第１コマンドシーケンスを前記端子群を介して受信した場合、前記第１コマンドシーケンスに含まれるデータに基づいて前記複数のページのうちの１つのページを特定し、
前記第１コマンドシーケンスの後に前記第１値と異なる前記第２アドレス空間に含まれる第２値のアドレスを含む前記設定コマンドのコマンドシーケンスである第２コマンドシーケンスを前記端子群を介して受信した場合、特定された前記１つのページ内の前記第２値が示す位置に前記第２コマンドシーケンスに含まれるデータをパラメータデータとして格納する、
請求項１に記載の半導体記憶装置。
【請求項３】
前記第１装置にＬＵＮ（Logical Unit Number）が与えられ、
前記設定コマンドのコマンドシーケンスは前記アドレスに加えてパラメータデータを含み、
前記アドレスは、前記第１アドレス空間および前記第２アドレス空間のうちの何れかに含まれる第１アドレスと、前記ＬＵＮが指定され得る第２アドレスと、を含み、
前記第１値は、前記複数のページのそれぞれ異なるページに対応付けられた値の群のうちの何れかであり、
前記第２装置は、前記第１アドレスが前記第２アドレス空間に含まれる場合、前記第２アドレスを前記第１値として解釈し、前記複数のページのうちの前記第１値に対応した１つのページの前記第１アドレスが示す位置に前記パラメータデータを格納する、
請求項１に記載の半導体記憶装置。
【請求項４】
前記第１装置にＬＵＮが与えられ、
前記第１値は、前記ＬＵＮとは排他な、前記複数のページのそれぞれ異なるページに対応付けられた値の群のうちの何れかであり、
前記設定コマンドのコマンドシーケンスは前記アドレスに加えてパラメータデータを含み、
前記アドレスは、前記第１アドレス空間および前記第２アドレス空間のうちの何れかに含まれる第１アドレスと、前記ＬＵＮまたは前記第１値が指定され得る第２アドレスと、を含み、
前記第２装置は、前記第２アドレスが前記第１値である場合、前記複数のページのうちの前記第１値に対応した１つのページの前記第１アドレスが示す位置に前記パラメータデータを格納する、
請求項１に記載の半導体記憶装置。
【請求項５】
第１アドレス空間に含まれるアドレスを含む設定コマンドのコマンドシーケンスが入力される端子群と、
第１レジスタ群と、メモリセルアレイと、を備える第１装置と、
前記端子群と前記第１装置との間に配され、第２レジスタ群と、第１情報が格納されたメモリと、を備える第２装置と、
を備え、
前記第１アドレス空間は、前記第１レジスタ群へのアクセスに使用される第１空間と、前記第２レジスタ群へのアクセスに使用される前記第１空間とは排他な第２空間と、を含み、
前記第１情報は、前記第２空間と前記第２レジスタ群との対応が記録された情報であり、
前記第１装置は、前記アドレスが前記第１空間に含まれる場合に前記第１レジスタ群へのパラメータデータの格納を行い、前記アドレスが前記第１空間に含まれない場合に前記第１レジスタ群へのパラメータデータの格納を行わず、
前記第２装置は、前記アドレスが前記第２空間に含まれる場合に前記第２レジスタ群へのパラメータデータの格納を行い、前記アドレスが前記第２空間に含まれない場合に前記第２レジスタ群へのパラメータデータの格納を行わない、
半導体記憶装置。
【請求項６】
前記第２レジスタ群は複数の記憶領域を含み、
前記第２空間は、複数の第１アドレスを含み、
前記第１情報は、前記複数の第１アドレスと前記複数の記憶領域との対応が記録され、
前記第２装置は、前記アドレスが前記複数の第１アドレスの何れかである場合に前記複数の記憶領域のうちの前記第１情報によって前記アドレスに対応付けられた記憶領域へのパラメータデータの格納を行う、
請求項５に記載の半導体記憶装置。
【請求項７】
前記第１アドレス空間は、複数の第２アドレスが対応付けられた複数の第３空間を含み、前記複数の第３空間のそれそれは複数のセグメントを含み、
前記第１空間および前記第２空間は、互いに排他なセグメント群からなる、
請求項６に記載の半導体記憶装置。
【請求項８】
前記設定コマンドは、ＳｅｔＦｅａｔｕｒｅコマンドである、
請求項１または請求項５に記載の半導体記憶装置。
【請求項９】
請求項１～請求項７の何れか一項に記載の半導体記憶装置と、
前記半導体記憶装置に対して前記設定コマンドのコマンドシーケンスを送信するメモリコントローラと、
を備えるメモリシステム。
【請求項１０】
アドレスを含む設定コマンドのコマンドシーケンスが入力される端子群と、第１アドレス空間がマッピングされた第１レジスタ群と、メモリセルアレイと、を備える第１装置と、前記端子群と前記第１装置との間に配され、前記第１アドレス空間とは排他な共通の第２アドレス空間がマッピングされた複数のページを含む第２レジスタ群を備える第２装置と、を備える半導体記憶装置を制御する方法であって、
前記第２装置が受信した前記コマンドシーケンスに含まれる前記アドレスが第１値である場合に前記複数のページのうちのパラメータデータの格納先のページを前記コマンドシーケンスに基づいて特定すること、
を含む方法。

発明の詳細な説明【技術分野】
【０００１】
本実施形態は、半導体記憶装置、メモリシステム、および方法に関する。
続きを表示（約 2,700 文字）【背景技術】
【０００２】
複数のメモリチップと外部のコントローラ（以降、メモリコントローラと表記する）に接続される外部端子群との間にインタフェースチップと称される半導体集積回路を配した半導体記憶装置がある。この半導体記憶装置では、メモリコントローラと複数のメモリチップとの間のデータ転送がインタフェースチップを介して行われる。インタフェースチップによって伝送線路の負荷が分散されることで、メモリチップが多数設けられた場合であってもメモリシステムは高速に動作することが可能とされる。
【０００３】
インタフェースチップは、メモリチップと同様、機能設定用のレジスタであるフィーチャレジスタ群を備える。メモリチップが備えるフィーチャレジスタ群およびインタフェースチップが備えるフィーチャレジスタ群のそれぞれに対するパラメータデータの格納は、共通する特定のコマンドを用いて実行される。
【先行技術文献】
【特許文献】
【０００４】
米国特許第１１５３７５３７号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
一つの実施形態は、インタフェースチップが備えるフィーチャレジスタ群に好適にパラメータデータを格納できる半導体記憶装置、メモリシステム、および方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
一つの実施形態によれば、半導体記憶装置は、端子群と、第１装置と、第２装置と、を備える。端子群には、アドレスを含む設定コマンドのコマンドシーケンスが入力される。第１装置は、第１アドレス空間がマッピングされた第１レジスタ群と、メモリセルアレイと、を備える。第１装置は、アドレスが第１アドレス空間に含まれる場合に第１レジスタ群へのパラメータデータの格納を行う。第１装置は、アドレスが第１アドレス空間に含まれない場合に第１レジスタ群へのパラメータデータの格納を行わない。第２装置は、端子群と第１装置との間に配される。第２装置は、第１アドレス空間とは排他な共通の第２アドレス空間がマッピングされた複数のページを含む第２レジスタ群を備える。第２装置は、アドレスが第１値である場合に複数のページのうちのパラメータデータの格納先のページをコマンドシーケンスに基づいて特定する、ように構成される。
【図面の簡単な説明】
【０００７】
第１の実施形態のメモリシステムの構成の一例を示す模式的な図。
第１の実施形態のインタフェースチップと各メモリチップとの間のより詳細な接続関係を説明するための模式的な図。
第１の実施形態にかかるインタフェースチップおよび各メモリチップの構成の一例を説明するための図。
第１の実施形態にかかるＳｅｔＦｅａｔｕｒｅコマンドの転送のためのコマンドシーケンスの構成を示す図。
第１シーケンスを用いた第１の実施形態のパラメータデータの設定方法を説明するための図。
第１の実施形態にかかるインタフェースチップの動作の一例を示すフローチャート。
第１の実施形態にかかるメモリチップの動作の一例を示すフローチャート。
第１の実施形態にかかるＳｅｔＦｅａｔｕｒｅコマンドの転送のための別のコマンドシーケンスである第２シーケンスの構成を示す図。
第２の実施形態にかかるインタフェースチップおよび各メモリチップの構成の一例を説明するための図。
第２の実施形態にかかる第２シーケンスの構成を示す図。
第２シーケンスを用いた第２の実施形態のパラメータデータの設定方法を説明するための図。
第２の実施形態にかかるインタフェースチップの動作の一例を示すフローチャート。
第２の実施形態にかかるメモリチップの動作の一例を示すフローチャート。
第３の実施形態にかかる第２シーケンスの構成を示す図。
第３の実施形態にかかるインタフェースチップおよび各メモリチップの構成の一例を説明するための図。
第３の実施形態にかかる変換テーブルの構成の一例を示す図。
第３の実施形態にかかるインタフェースチップの動作の一例を示すフローチャート。
第３の実施形態にかかるメモリチップの動作の一例を示すフローチャート。
第４の実施形態にかかるインタフェースチップおよび各メモリチップの構成の一例を説明するための図。
第４の実施形態にかかる変換テーブルの構成の一例を示す図。
第１シーケンスを用いた第４の実施形態のパラメータデータの設定方法を説明するための図。
第４の実施形態にかかるインタフェースチップの動作の一例を示すフローチャート。
第４の実施形態にかかるメモリチップの動作の一例を示すフローチャート。
第５の実施形態にかかるインタフェースチップおよび各メモリチップの構成の一例を説明するための図。
第５の実施形態にかかる変換テーブルの構成の一例を示す図。
第５の実施形態にかかる第１シーケンスの構成を示す図。
第１シーケンスを用いた第５の実施形態のパラメータデータの設定方法を説明するための図。
第１シーケンスを用いた第５の実施形態のパラメータデータの設定方法を説明するための別の図。
第５の実施形態にかかるインタフェースチップの動作の一例を示すフローチャート。
第５の実施形態にかかるメモリチップの動作の一例を示すフローチャート。
【発明を実施するための形態】
【０００８】
以下に添付図面を参照して、実施形態にかかる半導体記憶装置、メモリシステム、および方法を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
【０００９】
（第１の実施形態）
図１は、第１の実施形態のメモリシステムＳＹＳの構成の一例を示す模式的な図である。
【００１０】
メモリシステムＳＹＳは、ホストＨＳに接続可能である。ホストＨＳとメモリシステムＳＹＳとを接続する通信路および当該通信路を介した通信が準拠する規格は、特定の規格に限定されない。ホストＨＳは、例えばパーソナルコンピュータ、携帯情報端末、またはサーバなどである。ホストＨＳは、メモリシステムＳＹＳにアクセスする際に、メモリシステムＳＹＳにアクセスコマンドを送信する。アクセスコマンドは、ライトコマンドまたはリードコマンドなどを含む。
（【００１１】以降は省略されています）

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