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公開番号2025137714
公報種別公開特許公報(A)
公開日2025-09-19
出願番号2025122841,2022035672
出願日2025-07-22,2022-03-08
発明の名称半導体装置
出願人株式会社デンソー,トヨタ自動車株式会社,株式会社ミライズテクノロジーズ
代理人弁理士法人快友国際特許事務所
主分類H10D 30/66 20250101AFI20250911BHJP()
要約【課題】オン抵抗を低減しながらスイッチング損失を抑制する技術を提供する。
【解決手段】半導体装置は、素子領域及び周辺領域を有する半導体基板と、半導体基板の上面において第1方向に延びており、第2方向に間隔を空けて配列されている複数のトレンチと、を備えている。素子領域が、n型のソース領域と、p型のコンタクト領域と、p型のボディ領域と、n型のドリフト領域と、p型の底部領域と、p型の複数の接続領域を備えている。底部領域は、トレンチの底面から間隔を空けてトレンチの下部に配置されている。接続領域は、ボディ領域と底部領域とを接続しており、第1方向に延びており、第2方向に間隔を空けて配列されている。素子領域が、第2方向における素子領域の両端部に位置する外側部と、外側部の間に配置された中央部を有している。外側部における接続領域の第2方向の間隔が、中央部における接続領域の第2方向の間隔よりも広い。
【選択図】図2
特許請求の範囲【請求項１】
素子領域（６２）と前記素子領域の周囲に配置された周辺領域（６４）を有する半導体基板（１２）と、
前記半導体基板の上面（１２ａ）に設けられており、それぞれが前記上面において第１方向に延びており、前記上面において前記第１方向に直交する第２方向に間隔を空けて配列されている、複数のトレンチ（２２）と、
前記各トレンチの内面を覆っているゲート絶縁膜（２４）と、
前記各トレンチ内に配置されており、前記ゲート絶縁膜によって前記半導体基板から絶縁されているゲート電極（２６）、
を備えており、
前記素子領域が、
前記半導体基板の上面に露出しており、前記各トレンチ内の前記ゲート絶縁膜に接しているｎ型のソース領域（３０）と、
前記半導体基板の上面に露出しているｐ型のコンタクト領域（３１）と、
前記ソース領域の下側で前記各トレンチ内の前記ゲート絶縁膜に接しており、前記コンタクト領域に接しているｐ型のボディ領域（３２）と、
前記ボディ領域の下側で前記各トレンチ内の前記ゲート絶縁膜に接しており、前記ボディ領域によって前記ソース領域から分離されているｎ型のドリフト領域（３４）と、
前記トレンチの底面から間隔を空けて前記トレンチの下部に配置されており、周囲が前記ドリフト領域に囲まれているｐ型の底部領域（３６）と、
それぞれが前記ボディ領域と前記底部領域とを接続しており、それぞれが前記第１方向に延びており、前記第２方向に間隔を空けて配列されているｐ型の複数の接続領域（３８）と、
を備えており、
前記素子領域が、前記第２方向における前記素子領域の両端部に位置する外側部（６２ａ）と、前記外側部の間に配置された中央部（６２ｂ）を有し、
前記外側部における前記接続領域の前記第２方向の間隔が、前記中央部における前記接続領域の前記第２方向の間隔よりも広い、
半導体装置（１０、１００、２００、３００）。
続きを表示（約 360 文字）【請求項２】
前記外側部における前記接続領域の前記第２方向の間隔が、前記素子領域の前記端部に向かうにつれて広くなっている、請求項１に記載の半導体装置。
【請求項３】
前記底部領域は、前記第２方向に延びており、前記第１方向に間隔を空けて配列されている、請求項１または２に記載の半導体装置。
【請求項４】
前記外側部が、それぞれが前記ボディ領域と前記底部領域とを接続しており、前記第１方向に間隔を空けて配置されている、ｐ型の複数の接続補助領域（３９）をさらに有している、請求項３に記載の半導体装置。
【請求項５】
前記外側部における前記トレンチの前記第２方向の間隔が、前記中央部における前記トレンチの前記第２方向の間隔よりも狭い、請求項１～４のいずれか一項に記載の半導体装置。

発明の詳細な説明【技術分野】
【０００１】
本明細書に開示の技術は、半導体装置に関する。
続きを表示（約 2,300 文字）【０００２】
特許文献１には、半導体基板と、半導体基板の上面に設けられた複数のトレンチと、トレンチの内面を覆うゲート絶縁膜と、トレンチ内に配置されたゲート電極と、を備える半導体装置が開示されている。この半導体装置では、半導体基板が、ｎ型のソース領域と、ｐ型のコンタクト領域と、ｐ型のボディ領域と、ｎ型のドリフト領域と、ｐ型の底部領域と、ｐ型の複数の接続領域を有している。ソース領域は、半導体基板の上面に露出しており、ゲート絶縁膜に接している。コンタクト領域は、半導体基板の上面に露出している。ボディ領域は、ソース領域の下側でゲート絶縁膜に接しており、コンタクト領域に接している。ドリフト領域は、ボディ領域の下側でゲート絶縁膜に接している。底部領域は、トレンチの底面から間隔を空けてトレンチの下部に配置されている。各接続領域は、ボディ領域と底部領域とを接続しており、トレンチと平行に延びており、トレンチが延びる方向に対して直交する方向に間隔を空けて配置されている。
【０００３】
特許文献１の半導体装置がオフするときには、底部領域からドリフト領域内に空乏層が伸びる。底部領域からドリフト領域内に伸びる空乏層によって、トレンチの下端における電界集中が抑制される。
【０００４】
特許文献１の半導体装置には、ｐ型のコンタクト領域及びボディ領域と、ｎ型のドリフト領域とにより、寄生的にｐｎダイオード（以下、ボディダイオードという。）が形成されている。半導体装置の動作において、ボディダイオードへ順方向バイアスの電圧が印加されると、ボディダイオードがオンして、コンタクト領域からボディ領域を介してドリフト領域内にホールが流入する。その後、ボディダイオードに印加される電圧が逆方向バイアスに切り替わると、ボディダイオードがオフする過程で、ドリフト領域内に蓄積されていたホールが、ボディ領域を介してコンタクト領域に流れる。すなわち、リカバリ電流が流れる。
【０００５】
特許文献１の半導体装置では、ドリフト領域の内部に、接続領域を介してボディ領域に接続されている底部領域が設けられている。このため、逆方向バイアス時には、ドリフト領域内に蓄積されたホールがドリフト領域から底部領域に流入し易く、大部分のホールが底部領域及び接続領域を介してボディ領域に流れる。
【先行技術文献】
【特許文献】
【０００６】
特開２０１９－４６９０８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
特許文献１の半導体装置では、半導体装置がオンするときに、接続領域からドリフト領域内に広がっていた空乏層が収縮する。空乏層が完全に収縮するまでの間は、当該空乏層により半導体装置の主電流が流れる経路が制限される。特許文献１の半導体装置では、接続領域が密に配置されているので、半導体装置がオンした直後においてオン抵抗が高い。
【０００８】
オン抵抗を低減するために接続領域を疎に配置すると、ボディダイオードに印加される電圧が逆方向バイアスに切り替わったときに、ドリフト領域内に蓄積されたホールがボディ領域に向かって流れるときに各接続領域で電流密度が高くなる。このため、リカバリ電流が流れる際の電気抵抗が高くなり、半導体装置の温度が上昇する。その結果、スイッチング損失が増大する。
【０００９】
本明細書では、オン抵抗を低減しながらスイッチング損失を低減する技術を提供する。
【課題を解決するための手段】
【００１０】
本明細書が開示する半導体装置（１０、１００、２００、３００）は、素子領域（６２）と前記素子領域の周囲に配置された周辺領域（６４）を有する半導体基板（１２）と、前記半導体基板の上面（１２ａ）に設けられており、それぞれが前記上面において第１方向に延びており、前記上面において前記第１方向に直交する第２方向に間隔を空けて配列されている、複数のトレンチ（２２）と、前記各トレンチの内面を覆っているゲート絶縁膜（２４）と、前記各トレンチ内に配置されており、前記ゲート絶縁膜によって前記半導体基板から絶縁されているゲート電極（２６）、を備えている。前記素子領域が、前記半導体基板の上面に露出しており、前記各トレンチ内の前記ゲート絶縁膜に接しているｎ型のソース領域（３０）と、前記半導体基板の上面に露出しているｐ型のコンタクト領域（３１）と、前記ソース領域の下側で前記各トレンチ内の前記ゲート絶縁膜に接しており、前記コンタクト領域に接しているｐ型のボディ領域（３２）と、前記ボディ領域の下側で前記各トレンチ内の前記ゲート絶縁膜に接しており、前記ボディ領域によって前記ソース領域から分離されているｎ型のドリフト領域（３４）と、前記トレンチの底面から間隔を空けて前記トレンチの下部に配置されており、周囲が前記ドリフト領域に囲まれているｐ型の底部領域（３６）と、それぞれが前記ボディ領域と前記底部領域とを接続しており、それぞれが前記第１方向に延びており、前記第２方向に間隔を空けて配列されているｐ型の複数の接続領域（３８）と、を備えている。前記素子領域が、前記第２方向における前記素子領域の両端部に位置する外側部（６２ａ）と、前記外側部の間に配置された中央部（６２ｂ）を有している。前記外側部における前記接続領域の前記第２方向の間隔が、前記中央部における前記接続領域の前記第２方向の間隔よりも広い。
（【００１１】以降は省略されています）

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