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公開番号2025131644
公報種別公開特許公報(A)
公開日2025-09-09
出願番号2025088138,2022541320
出願日2025-05-27,2021-07-26
発明の名称半導体装置
出願人株式会社半導体エネルギー研究所
代理人
主分類H10B 12/00 20230101AFI20250902BHJP()
要約【課題】新規な構成の半導体装置を提供すること。
【解決手段】デジタル演算器と、アナログ演算器と、第1メモリ回路と、第2メモリ回路と、を有し、アナログ演算器、第1メモリ回路、および第2メモリ回路は、それぞれ、チャネル形成領域に酸化物半導体を有するトランジスタを含み、第1メモリ回路は、第1重みデータをデジタルデータとして、デジタル演算器に供給する機能を有し、デジタル演算器は、第1重みデータを用いて積和演算を行う機能を有し、第2メモリ回路は、第2重みデータをアナログデータとして、アナログ演算器に供給する機能を有し、アナログ演算器は、第2重みデータを用いて積和演算を行う機能を有し、アナログ演算器、および第2メモリ回路が含む、チャネル形成領域に酸化物半導体を有するトランジスタの少なくとも一において、ソース-ドレイン間に流れる電流量は、当該トランジスタがサブスレッショルド領域で動作するときに流れる電流量である、半導体装置。
【選択図】図1
特許請求の範囲【請求項１】
アナログ演算器と、メモリ回路と、を有し、
前記アナログ演算器および前記メモリ回路は、それぞれ、チャネル形成領域に酸化物半導体を有するトランジスタを含み、
前記メモリ回路は、重みデータをアナログデータとして、前記アナログ演算器に供給する機能を有し、
前記アナログ演算器は、前記重みデータを用いて積和演算を行う機能を有し、
前記アナログ演算器および前記メモリ回路が含む、チャネル形成領域に酸化物半導体を有するトランジスタの少なくとも一において、
ソース－ドレイン間に流れる電流量は、当該トランジスタがサブスレッショルド領域で動作するときに流れる電流量である、半導体装置。
続きを表示（約 58 文字）【請求項２】
請求項１において、
前記酸化物半導体は、インジウム酸化物である、半導体装置。

発明の詳細な説明【技術分野】
【０００１】
本明細書は、半導体装置等について説明する。
続きを表示（約 1,700 文字）【０００２】
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する本発明の一態様の技術分野としては、半導体装置、撮像装置、表示装置、発光装置、蓄電装置、記憶装置、表示システム、電子機器、照明装置、入力装置、入出力装置、それらの駆動方法、又はそれらの製造方法、を一例として挙げることができる。
【背景技術】
【０００３】
ＣＰＵ（ＣｅｎｔｒａｌＰｒｏｃｅｓｓｉｎｇＵｎｉｔ）等を含む半導体装置を有する電子機器が普及している。このような電子機器では、大量のデータを高速に処理するため、半導体装置の性能向上に関する技術開発が活発である。高性能化を実現する技術としては、例えば、ＧＰＵ（ＧｒａｐｈｉｃｓＰｒｏｃｅｓｓｉｎｇＵｎｉｔ）等のアクセラレータとＣＰＵとを密結合させた、所謂ＳｏＣ（ＳｙｓｔｅｍｏｎＣｈｉｐ）化がある。ＳｏＣ化によって高性能化した半導体装置では、発熱、及び消費電力の増加が問題となってくる。
【０００４】
ＡＩ（ＡｒｔｉｆｉｃｉａｌＩｎｔｅｌｌｉｇｅｎｃｅ）技術では、計算量とパラメータ数が膨大になるため、演算量が増大する。演算量の増大は、発熱、および消費電力を増加させる要因となるため、演算量を低減するためのアーキテクチャが盛んに提案されている。代表的なアーキテクチャとして、ＢｉｎａｒｙＮｅｕｒａｌＮｅｔｗｏｒｋ（ＢＮＮ）、およびＴｅｒｎａｒｙＮｅｕｒａｌＮｅｔｗｏｒｋ（ＴＮＮ）があり、回路規模縮小、および低消費電力化に対して特に有効となる（例えば特許文献１を参照）。
【先行技術文献】
【特許文献】
【０００５】
国際公開第２０１９／０７８９２４号
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ＡＩ技術の演算では、重みデータと入力データを用いた積和演算を膨大な回数繰り返すため、演算処理の高速化が求められる。メモリセルアレイでは、大量の重みデータ及び中間データを保持する必要がある。大量の重みデータ及び中間データを保持するメモリセルアレイでは、ビット線を介して演算回路に重みデータ及び中間データを読み出す。重みデータ及び中間データの読出しの頻度が多くなるため、メモリセルアレイと演算回路間のバンド幅が、動作速度の律速になることがある。
【０００７】
メモリセルアレイと演算回路の間の配線の並列数を高めることで、高いバンド幅でメモリセルアレイと演算回路を接続することができるため、演算処理の高速化に有利となる。しかしながら、演算回路とメモリセルアレイの間の配線数が増えることになるため、周辺回路の面積が著しく増大する虞がある。
【０００８】
またＡＩ技術の演算では、ビット線の充放電エネルギーを如何にして低減するかが低消費電力化を図るうえで重要となる。
【０００９】
ビット線の充放電エネルギーを低減するためには、ビット線を短くすることが有効である。しかしながら、演算回路とメモリセルアレイを交互に並べて配置することになるため、周辺回路の面積が著しく増大する虞がある。またビット線を短くすることを目的として、貼り合わせ技術などを用いて垂直方向にトランジスタを集積化する技術がある。しかしながら貼り合わせ技術では、電気的に接続するための接続部の間隔が大きいため、却って寄生容量等が増えてしまい充放電エネルギーを低減できない虞がある。
【００１０】
本発明の一態様は、低消費電力化された半導体装置を提供することを課題の一とする。または、本発明の一態様は、演算処理速度の向上が図られた半導体装置を提供することを課題の一とする。本発明の一態様は、演算精度の向上が図られた半導体装置を提供することを課題の一とする。または、本発明の一態様は、小型化された半導体装置を提供することを課題の一とする。または、新規な構成の半導体装置を提供することを課題の一とする。
（【００１１】以降は省略されています）

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