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公開番号2025130445
公報種別公開特許公報(A)
公開日2025-09-08
出願番号2024027608
出願日2024-02-27
発明の名称半導体装置の製造方法
出願人ルネサスエレクトロニクス株式会社
代理人弁理士法人筒井国際特許事務所
主分類H10D 84/83 20250101AFI20250901BHJP()
要約【課題】半導体装置の信頼性を向上させる。
【解決手段】領域1Aに積層構造体(LM1)およびサイドウォールスペーサ(SW1)を形成する。領域2Aに、金属膜MFを含む積層構造体(LM2)を形成する。領域1Aにおいて、半導体層SL上に、エピタキシャル層EPを形成する。サイドウォールスペーサ(SW1)を除去する。絶縁膜IF1から露出しているエピタキシャル層EPの表面上に、酸化シリコン膜OX1を形成する。絶縁膜IF1および酸化シリコン膜OX1に対して、アンモニアおよび活性剤を含む水溶液を用いた洗浄処理を行うことで、絶縁膜IF1および酸化シリコン膜OX1の各々の厚さを薄くする。絶縁膜IF1および酸化シリコン膜OX1を透過するようにイオン注入を行うことで、半導体層SL中およびエピタキシャル層EP中に、エクステンション領域EX1を形成する。
【選択図】図16
特許請求の範囲【請求項１】
第１ＭＩＳＦＥＴが形成される第１領域および第２ＭＩＳＦＥＴが形成される第２領域を有する半導体装置の製造方法であって、
（ａ）半導体基板、前記半導体基板上に形成された絶縁層、および、前記絶縁層の上に形成された半導体層を有するＳＯＩ基板を用意する工程、
（ｂ）前記（ａ）工程後、前記第１領域において、第１ゲート絶縁膜と、前記第１ゲート絶縁膜上に形成された第１ゲート電極と、前記第１ゲート電極上に形成された第１キャップ膜とを含む第１積層構造体を形成する工程、
（ｃ）前記（ａ）工程後、前記第２領域において、第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に形成された金属膜と、前記金属膜上に形成された第２ゲート電極と、前記第２ゲート電極上に形成された第２キャップ膜とを含む第２積層構造体を形成する工程、
（ｄ）前記（ｂ）工程および前記（ｃ）工程後、前記第１積層構造体および前記第２積層構造体を覆うように、前記第１絶縁膜を形成する工程、
（ｅ）前記（ｄ）工程後、前記第１領域および前記第２領域において、前記第１絶縁膜上に、第２絶縁膜を形成する工程、
（ｆ）前記（ｅ）工程後、前記第１領域において、前記第２絶縁膜を選択的に加工することで、前記第１積層構造体の側面上に、前記第１絶縁膜を介して第１サイドウォールスペーサを形成し、前記第１サイドウォールスペーサから露出している前記第１絶縁膜を除去する工程、
（ｇ）前記（ｆ）工程後、前記第１領域において、前記第１積層構造体、前記第１絶縁膜および前記第１サイドウォールスペーサから露出している前記半導体層上に、エピタキシャル層を形成する工程、
（ｈ）前記（ｇ）工程後、前記第１領域において、前記第１サイドウォールスペーサを除去し、前記第２領域において、前記第２絶縁膜を除去する工程、
（ｉ）前記（ｈ）工程後、前記第１領域において、前記第１絶縁膜から露出している前記エピタキシャル層の表面上に、第１酸化シリコン膜を形成する工程、
（ｊ）前記（ｉ）工程後、前記第１絶縁膜および前記第１酸化シリコン膜に対して、アンモニアおよび活性剤を含む水溶液を用いた洗浄処理を行うことで、前記第１絶縁膜および前記第１酸化シリコン膜の各々の厚さを薄くする工程、
（ｋ）前記（ｊ）工程後、前記第１領域において、前記第１絶縁膜および前記第１酸化シリコン膜を透過するようにイオン注入を行うことで、前記半導体層中および前記エピタキシャル層中に、第１不純物領域を形成する工程、
を備える、半導体装置の製造方法。
続きを表示（約 1,300 文字）【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記（ｊ）工程で用いられる前記水溶液には、過酸化水素水が含まれていない、半導体装置の製造方法。
【請求項３】
請求項１に記載の半導体装置の製造方法において、
前記（ｉ）工程では、アッシング処理を行うことで、前記第１酸化シリコン膜が形成される、半導体装置の製造方法。
【請求項４】
請求項３に記載の半導体装置の製造方法において、
前記（ｉ）工程および前記（ｊ）工程を複数回繰り返した後、前記（ｋ）工程が行われる、半導体装置の製造方法。
【請求項５】
請求項１に記載の半導体装置の製造方法において、
前記（ｉ）工程では、熱酸化処理を行うことで、前記第１酸化シリコン膜が形成される、半導体装置の製造方法。
【請求項６】
請求項１に記載の半導体装置の製造方法において、
前記（ｄ）工程では、ＣＶＤ法を用いた成膜処理によって、前記第１絶縁膜が形成される、半導体装置の製造方法。
【請求項７】
請求項１に記載の半導体装置の製造方法において、
（ｌ）前記（ｇ）工程と前記（ｈ）工程との間で、前記第１サイドウォールスペーサから露出している前記エピタキシャル層の前記表面上に、第２酸化シリコン膜を形成する工程、
を更に備え、
前記（ｉ）工程では、前記第１領域において、前記第１絶縁膜および前記第２酸化シリコン膜から露出している前記エピタキシャル層の前記表面上に、前記第１酸化シリコン膜が形成され、
前記（ｊ）工程では、前記洗浄処理によって、前記第２酸化シリコン膜の厚さも薄くされ、
前記（ｋ）工程では、前記第２酸化シリコン膜も透過するように前記イオン注入が行われる、半導体装置の製造方法。
【請求項８】
請求項１に記載の半導体装置の製造方法において、
（ｍ）前記（ａ）工程の後であって、且つ、前記（ｂ）工程および前記（ｃ）工程の前に、前記第２領域において、前記半導体層および前記絶縁層を選択的に除去する工程、
を更に備え、
前記（ｂ）工程では、前記第１積層構造体は、前記第１領域に位置する前記半導体層上に形成され、
前記（ｃ）工程では、前記第２積層構造体は、前記第２領域に位置する前記半導体基板上に形成される、半導体装置の製造方法。
【請求項９】
請求項１に記載の半導体装置の製造方法において、
前記金属膜は、窒化チタン膜である、半導体装置の製造方法。
【請求項１０】
請求項１に記載の半導体装置の製造方法において、
前記第２積層構造体は、前記第２ゲート絶縁膜上に形成された強誘電体膜を含み、
前記金属膜は、前記強誘電体膜上に形成され、且つ、前記第２ゲート電極の一部として機能し、
前記第２ＭＩＳＦＥＴは、強誘電体メモリトランジスタである、半導体装置の製造方法。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、例えばＳＯＩ基板を備えた半導体装置の製造方法に関する。
続きを表示（約 1,500 文字）【背景技術】
【０００２】
低消費電力向けの半導体装置として、半導体基板と、半導体基板上に形成された絶縁層と、絶縁層上に形成された半導体層とを有するＳＯＩ（Silicon On Insulator）基板に、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を形成する技術がある。このＳＯＩ基板上に形成されたＭＩＳＦＥＴは、半導体層に形成される拡散領域に起因する寄生容量を低減することができる。このため、ＭＩＳＦＥＴの動作速度の向上と低消費電力化とを図ることができる。
【０００３】
例えば、特許文献１には、ＳＯＩ基板を用いた半導体装置の製造方法が開示されている。まず、半導体層上に、ゲート電極を形成する。次に、ゲート電極を覆うように、半導体層上に、酸化シリコン膜を形成する。次に、ゲート電極の側面上および半導体層上に、酸化シリコン膜を介してダミーサイドウォールスペーサを形成する。次に、ダミーサイドウォールスペーサおよび酸化シリコン膜から露出している半導体層上に、エピタキシャル層を形成する。次に、ダミーサイドウォールスペーサを除去する。
【０００４】
次に、半導体層上に位置する酸化シリコン膜を透過するようにイオン注入を行うことで、半導体層中に、エクステンション領域を形成する。次に、ゲート電極の側面上に、再びサイドウォールスペーサを形成する。次に、イオン注入を行うことで、サイドウォールスペーサから露出しているエピタキシャル層中に、拡散領域を形成する。
【先行技術文献】
【特許文献】
【０００５】
特開２０１３－２１９１８１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上述のように、エクステンション領域を形成する際、酸化シリコン膜を透過するようにイオン注入を行う。しかし、酸化シリコン膜の厚さが厚すぎる場合、半導体層中にイオンを注入させることが困難となる場合がある。そこで、本発明者らは、エクステンション領域を形成する前に、洗浄処理によって、酸化シリコン膜の厚さを調整することを検討した。また、近年では、例えば窒化チタン膜のような金属膜をゲート電極の一部として機能させるＭＩＳＦＥＴが開発されている。
【０００７】
本願発明者らは、ＳＯＩ基板を用いた半導体装置に、金属膜を含むＭＩＳＦＥＴを混載させることを検討した。その過程で、酸化シリコン膜の厚さを調整するための洗浄処理で用いられる水溶液によっては、金属膜がエッチングされる虞があることが判った。
【０００８】
一方で、エピタキシャル層を形成した後には、ダミーサイドウォールスペーサが除去されるが、洗浄処理を行う際には、ダミーサイドウォールスペーサで覆われていたエピタキシャル層が露出する。ここで、洗浄処理で用いられる水溶液によっては、金属膜はエッチングされ難いが、露出したエピタキシャル層がエッチングされ易くなる場合がある。
【０００９】
それ故、ＳＯＩ基板を用いた半導体装置に、金属膜を含むＭＩＳＦＥＴを混載させる場合でも、金属膜およびエピタキシャル層の両方がエッチングされないような技術が求められる。それにより、半導体装置の信頼性を向上できる技術が求められる。
【００１０】
その他の課題および新規な特徴は、本明細書の記述および添付図面から明らかになる。
【課題を解決するための手段】
（【００１１】以降は省略されています）

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