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公開番号2025129940
公報種別公開特許公報(A)
公開日2025-09-05
出願番号2024026930
出願日2024-02-26
発明の名称半導体装置
出願人ミネベアパワーデバイス株式会社
代理人ポレール弁理士法人
主分類H10D 30/66 20250101AFI20250829BHJP()
要約【課題】ゲート耐圧の向上とオン抵抗の低減の両立が可能な半導体装置を提供する。
【解決手段】半導体装置1は、第1半導体層3と、第1半導体層上の第2半導体層4と、第2半導体層上の複数の第3半導体層5と、第2半導体層上であり、複数の第3半導体層に挟まれた第4半導体層6と、第4半導体層上であり、複数の第3半導体層に挟まれた第5半導体層7と、第3半導体層上及び第5半導体層上の第6半導体層8と、第3半導体層上の第7半導体層9と、第5、第6半導体層を貫通し、長手方向の底部角が第3半導体層内にある複数の第1トレンチと、複数の第1トレンチ間を繋げる第2トレンチ18と、第1、第2トレンチ内部のゲート絶縁膜11と、トレンチ内部のゲート電極12と、第1半導体層と電気的に接続されたドレイン電極と、第6半導体層及び第7半導体層と電気的に接続されたソース電極17と、を備える。
【選択図】図1C
特許請求の範囲【請求項１】
第１導電型の第１半導体層と、
前記第１半導体層上に形成される第１導電型の第２半導体層と、
前記第２半導体層上に形成される複数の第２導電型の第３半導体層と、
前記第２半導体層上に形成されるとともに、前記複数の第３半導体層に挟まれた第１導電型の第４半導体層と、
前記第４半導体層上に形成されるとともに、前記複数の第３半導体層に挟まれた第２導電型の第５半導体層と、
前記第３半導体層上および前記第５半導体層上に形成される第１導電型の第６半導体層と、
前記第３半導体層上に形成されるとともに、前記第３半導体層より高濃度の第２導電型の第７半導体層と、
前記第５半導体層および前記第６半導体層を貫通し、フィン構造を形成する複数のトレンチであるとともに、長手方向の底部角が前記第３半導体層内にある第１トレンチと、
複数の前記第１トレンチ間を繋げる第２トレンチと、
前記第１トレンチおよび前記第２トレンチの内部に形成されるゲート絶縁膜と、
前記ゲート絶縁膜に接し、前記第１トレンチおよび前記第２トレンチの内部に埋め込まれたゲート電極と、
前記第１半導体層と電気的に接続されたドレイン電極と、
前記第６半導体層および前記第７半導体層と電気的に接続されたソース電極と、
を備える半導体装置。
続きを表示（約 1,000 文字）【請求項２】
請求項１に記載の半導体装置であって、
前記第２トレンチは、前記第３半導体層の中にあり、前記第５半導体層と接していない半導体装置。
【請求項３】
請求項２に記載の半導体装置であって、
前記第２トレンチは、前記第３半導体層と同一導電型の層のみと接している半導体装置。
【請求項４】
請求項１に記載の半導体装置であって、
前記第２トレンチは、前記第３半導体層および前記第５半導体層の両方に接している半導体装置。
【請求項５】
請求項１に記載の半導体装置であって、
前記第２トレンチは、前記第５半導体層と接しており、前記第３半導体層には接していない半導体装置。
【請求項６】
請求項５に記載の半導体装置であって、
前記第４半導体層は、前記第５半導体層下の第１層と、前記第１層下に形成されるとともに、前記第１層より幅が狭い第２層を有する半導体装置。
【請求項７】
請求項１に記載の半導体装置であって、
前記第３半導体層は、少なくとも３つに分割して配置されており、
前記第４半導体層は、少なくとも２つに分割して配置されるとともに、前記第４半導体層の各々が前記第３半導体層の各々に挟まれて配置されており、
前記第２トレンチは、前記３つに分割して配置された第３半導体層のうちの中央に位置する第３半導体層の中にあり、前記第５半導体層とは接していない半導体装置。
【請求項８】
請求項１に記載の半導体装置であって、
前記ゲート電極の上面は、前記第６半導体層および前記第７半導体層の各上面と略面一である半導体装置。
【請求項９】
請求項１に記載の半導体装置であって、
前記ソース電極と、前記第６半導体層および前記第７半導体層とを接続するソースコンタクトは、前記第７半導体層と、前記第６半導体層に接して形成されるとともに、前記第６半導体層よりも高濃度な第８半導体層とに接続される半導体装置。
【請求項１０】
請求項１に記載の半導体装置であって、
前記ゲート電極の引き出し配線は、前記第１トレンチおよび前記第２トレンチとは異なる引き出し配線用トレンチの内部に埋め込まれている半導体装置。

発明の詳細な説明【技術分野】
【０００１】
本発明は、半導体装置の構造に係り、特に、トレンチ型のゲート電極構造を有する半導体装置に適用して有効な技術に関する。
続きを表示（約 1,600 文字）【背景技術】
【０００２】
ＳｉＣパワー半導体の分野では、電流を縦向きに流す「トレンチ（溝）型ＭＯＳＦＥＴ」と呼ばれる素子構造のＳｉＣ－ＭＯＳＦＥＴの開発が進められている。しかしながら、素子の一部に高い電界が集中し、それが劣化促進要因となり、耐久性の向上が重要な課題となっている。
【０００３】
本技術分野の背景技術として、例えば、特許文献１のような技術がある。特許文献１には、「ゲート間隔を可能な限り縮小し，チャネル密度を向上させて低いオン抵抗を実現させ，ゲートの底面付近での電界集中による耐圧低下を防止し，また，耐圧低下の防止とオフ特性とを両立させた埋設ゲート型半導体装置」が開示されている。
【０００４】
また、特許文献２には、「平面視でストライプ状に形成されたソースコンタクト領域に対し直交する向きに形成されたトレンチを有し、当該トレンチ内に絶縁膜を介してゲート電極が埋め込まれたＭＯＳＦＥＴ」が開示されている。
【先行技術文献】
【特許文献】
【０００５】
特開２００４－２０７２８９号公報
特開２０２３－４５５６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上記特許文献１や特許文献２にあるような、ソースコンタクトに対して垂直方向にフィン構造が形成されるトレンチＭＯＳＦＥＴでは、トレンチピッチを縮小してトレンチ密度を上げることでオン抵抗を低減することができる。また、ソースコンタクトに対して垂直方向のトレンチ底部の角をボディ層で覆うことで、トレンチ底部のゲート酸化膜に掛かるドレイン－ゲート間の電界を緩和させることができ、高耐圧素子として使用することができる。
【０００７】
しかしながら、その構造上、トレンチ内に埋め込まれるゲート電極はトレンチ間を跨いで繋げる必要があり、そのためトレンチ上部の角のゲート酸化膜に電界が集中し、絶縁破壊しやすくなる問題がある。
【０００８】
そこで、本発明の目的は、トレンチ型のゲート電極構造を有する半導体装置において、ゲート耐圧の向上とオン抵抗の低減の両立が可能な半導体装置を提供することにある。
【課題を解決するための手段】
【０００９】
上記課題を解決するために、本発明は、第１導電型の第１半導体層と、前記第１半導体層上に形成される第１導電型の第２半導体層と、前記第２半導体層上に形成される複数の第２導電型の第３半導体層と、前記第２半導体層上に形成されるとともに、前記複数の第３半導体層に挟まれた第１導電型の第４半導体層と、前記第４半導体層上に形成されるとともに、前記複数の第３半導体層に挟まれた第２導電型の第５半導体層と、前記第３半導体層上および前記第５半導体層上に形成される第１導電型の第６半導体層と、前記第３半導体層上に形成されるとともに、前記第３半導体層より高濃度の第２導電型の第７半導体層と、前記第５半導体層および前記第６半導体層を貫通し、フィン構造を形成する複数のトレンチであるとともに、長手方向の底部角が前記第３半導体層内にある第１トレンチと、複数の前記第１トレンチ間を繋げる第２トレンチと、前記第１トレンチおよび前記第２トレンチの内部に形成されるゲート絶縁膜と、前記ゲート絶縁膜に接し、前記第１トレンチおよび前記第２トレンチの内部に埋め込まれたゲート電極と、前記第１半導体層と電気的に接続されたドレイン電極と、前記第６半導体層および前記第７半導体層と電気的に接続されたソース電極と、を備えることを特徴とする。
【発明の効果】
【００１０】
本発明によれば、トレンチ型のゲート電極構造を有する半導体装置において、ゲート耐圧の向上とオン抵抗の低減の両立が可能な半導体装置を実現することができる。
（【００１１】以降は省略されています）

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