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公開番号2025114447
公報種別公開特許公報(A)
公開日2025-08-05
出願番号2024119559
出願日2024-07-25
発明の名称縦型容量結合ゲート制御接合型電界効果トランジスタ及びその製造方法
出願人蘇州華太電子技術股ふん有限公司,SUZHOU WATECH ELECTRONICS CO., LTD.
代理人TRY国際弁理士法人
主分類H10D 30/66 20250101AFI20250729BHJP()
要約【課題】縦型容量結合ゲート制御接合型電界効果トランジスタ及びその製造方法を提供する。
【解決手段】電界効果トランジスタは、第1ドーピング型の出発基板1と、出発基板1内に形成され、且つ、横方向に間隔をおいて設けられた2つの第2ドーピング型のボトムゲート3と、出発基板1内に形成され、2つのボトムゲート3間の間隔の上方に位置し、且つ、ボトムゲート3との間に間隔を有する第2ドーピング型のトップゲート8と、出発基板1の上に形成され、且つ、第2ドーピング型のトップゲート8の上の位置に位置する誘電体層9と、誘電体層9の上に形成された結合容量上部電極10と、を備え、第2ドーピング型のトップゲート8は、誘電体層9を隔てて結合容量上部電極10によって間接的に制御される。
【選択図】図3-4
特許請求の範囲【請求項１】
第１ドーピング型の基板と、
前記基板内に形成され且つ横方向に間隔をおいて設けられた２つの第２ドーピング型のボトムゲート（３）と、
前記基板内に形成された第２ドーピング型のトップゲート（８）であって、前記トップゲート（８）が２つの前記ボトムゲート間の間隔の上方に位置し且つ前記トップゲート（８）と前記ボトムゲート（３）との間に間隔を有する、第２ドーピング型のトップゲート（８）と、
前記基板の上に形成され且つ前記トップゲート（8）の上の位置に位置する誘電体層（９）と、
前記誘電体層（９）の上に形成された結合容量上部電極（１０）と、を備え、
トップゲート（８）は、誘電体層（９）を隔てて結合容量上部電極（１０）によって間接的に制御される、
ことを特徴とする縦型容量結合ゲート制御接合型電界効果トランジスタ。
続きを表示（約 2,700 文字）【請求項２】
トップゲート（８）がフローティング状態であり、結合容量上部電極（１０）と、誘電体層（９）と、トップゲート（８）とは、全体として電界効果トランジスタのゲート構造を構成し、第２ドーピング型のトップゲート（８）と、前記トップゲート（８）と前記ボトムゲート（３）との間に位置する部分と、ボトムゲート（３）とは、ＪＦＥＴ領域一を形成し、２つのボトムゲート（３）と、２つのボトムゲート（３）の間に位置する部分とは、ＪＦＥＴ領域二を形成し、
ＪＦＥＴ領域一のトップゲートが誘電体層（９）を隔てて結合容量上部電極（１０）によって間接的制御されることにより、ＪＦＥＴ領域一とＪＦＥＴ領域二とは、誘電体層（９）を隔てて結合容量上部電極（１０）によって間接的に制御される、
ことを特徴とする請求項１に記載の縦型容量結合ゲート制御接合型電界効果トランジスタ。
【請求項３】
前記電界効果トランジスタは、
前記トップゲート（８）と前記ボトムゲート（３）との間の部分に形成された第１ドーピング型のチャネル一（５）をさらに備え、前記トップゲート（８）が前記チャネル一の上に位置し、
ここで、ＪＦＥＴ領域一は具体的に、第２ドーピング型のトップゲート（８）と、第１ドーピング型のチャネル一（５）と、ボトムゲート（３）とによって形成される、
ことを特徴とする請求項２に記載の縦型容量結合ゲート制御接合型電界効果トランジスタ。
【請求項４】
２つの前記ボトムゲートの間に形成された第１ドーピング型のチャネル二（６）をさらに備え、
ここで、ＪＦＥＴ領域一は具体的に、第２ドーピング型のトップゲート（８）と、基板の前記トップゲート（８）と前記ボトムゲート（３）との間に位置する部分と、ボトムゲート（３）とによって形成され、
ＪＦＥＴ領域二は具体的に、２つのボトムゲート（３）と、チャネル二（６）とによって形成される、
ことを特徴とする請求項２に記載の縦型容量結合ゲート制御接合型電界効果トランジスタ。
【請求項５】
イオン注入によって、前記トップゲート（８）と前記ボトムゲート（３）との間の部分に形成された第１ドーピング型のチャネル一（５）であって、前記トップゲート（８）が前記チャネル一の上に位置する、第１ドーピング型のチャネル一（５）と、
イオン注入によって、２つの前記ボトムゲートの間に形成された第１ドーピング型のチャネル二（６）と、をさらに備え、
ここで、ＪＦＥＴ領域一は具体的に、トップゲート（８）と、チャネル一（５）と、ボトムゲート（３）とによって形成され、
ＪＦＥＴ領域二は具体的に、２つのボトムゲート（３）と、チャネル二（６）とによって形成される、
ことを特徴とする請求項２に記載の縦型容量結合ゲート制御接合型電界効果トランジスタ。
【請求項６】
前記基板の下面に設けられたドレイン電極（１３）と、
２つの前記ボトムゲートの上にそれぞれ位置する２つの第１ドーピング型のソース領域（７）であって、２つの前記ソース領域（７）が、基板の前記トップゲート（８）と前記ボトムゲート（３）との間に位置する部分に接続される、２つの第１ドーピング型のソース領域（７）と、
同じ側のソース領域（７）に接続される２つのソース電極（１２）と、をさらに備え、
ここで、第１ドーピング型の基板と、ゲート構造の下方であって且つボトムゲート（３）の間に位置する部分と、ゲート構造の下方であって且つ前記トップゲート（８）と前記ボトムゲート（３）との間に位置する部分とは、基板内において、ドレイン電極から２つのソース電極への内部導通経路を形成する、
ことを特徴とする請求項１から請求項５のいずれか１項に記載の縦型容量結合ゲート制御接合型電界効果トランジスタ。
【請求項７】
２つの前記ボトムゲート（３）の両側にそれぞれ設けられた２つの第２ドーピング型のオーミック接触領域（４）をさらに備え、同じ側の第２ドーピング型のオーミック接触領域（４）と前記ボトムゲート（３）とが接続されており、
前記ソース電極は、同じ側のソース領域（７）と第２ドーピング型のオーミック接触領域（４）との境界の上に位置し、ソース電極は、同じ側のソース領域（７）と第２ドーピング型のオーミック接触領域（４）とを接続する、
ことを特徴とする請求項６に記載の縦型容量結合ゲート制御接合型電界効果トランジスタ。
【請求項８】
第２ドーピング型のボトムゲート（３）及び第２ドーピング型のトップゲート（８）のドーピングを制御することにより、結合容量上部電極（１０）の電圧がゼロのとき、ボトムゲート（３）とトップゲート（８）とに挟まれた領域が空乏状態となり、電界効果トランジスタがノーマリーオフデバイスであり、
あるいは、第２ドーピング型のボトムゲート（３）及び第２ドーピング型のトップゲート（８）のドーピングを制御することにより、結合容量上部電極（１０）電圧がゼロのとき、ボトムゲート（３）とトップゲート（８）とで挟まれた領域が導通状態となり、電界効果トランジスタがノーマリーオンデバイスである、
ことを特徴とする請求項１に記載の縦型容量結合ゲート制御接合型電界効果トランジスタ。
【請求項９】
前記基板は、
前記ドレイン電極（１３）が下面に設けられた第１ドーピング型の出発基板（１）と、
第１ドーピング型のエピタキシャル層（２）と、を備え、前記ボトムゲート（３）と、チャネル二（６）と、チャネル一（５）と、トップゲート（８）と、ソース領域（７）と、第２ドーピング型のオーミック接触領域（４）とが前記エピタキシャル層（２）内に形成されており、
前記結合容量上部電極（１０）は、前記トップゲート（８）の上方に位置する、
ことを特徴とする請求項５に記載の縦型容量結合ゲート制御接合型電界効果トランジスタ。
【請求項１０】
前記出発基板は、炭化ケイ素出発基板またはシリコン出発基板またはダイヤモンド出発基板または酸化カリウム出発基板であり、
前記誘電体層は、高誘電率材料の誘電体層であり、
前記結合容量上部電極（１０）はポリシリコン電極または金属電極である、
ことを特徴とする請求項９に記載の縦型容量結合ゲート制御接合型電界効果トランジスタ。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本願は、半導体の技術分野に関し、具体的には、縦型容量結合ゲート制御接合型電界効果トランジスタ及びその製造方法に関する。
続きを表示（約 3,300 文字）【背景技術】
【０００２】
炭化ケイ素（ＳｉＣ：ＳｉｌｉｃｏｎＣａｒｂｉｄｅ）材料は、第３世代のワイドバンドギャップ半導体であり、そのバンドギャップ幅は３．２ｅＶであり、従来のシリコン材料の１．１ｅＶよりもはるかに大きく、臨界降伏電界強度がシリコン材料よりも１桁高く、耐高温高圧に優れるという利点があり、また、飽和ドリフト速度が速いため、ＶＤＭＯＳ（ＶｅｒｔｉｃａｌＤｏｕｂｌｅ－ｄｉｆｆｕｓｅｄＭＯＳＦＥＴ）、及びＪＦＥＴ（ＪｕｎｃｔｉｏｎＦｉｅｌｄ－ＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ：ＪＦＥＴ）などのデバイスのような高速応答を支える高温・高電圧パワー半導体デバイスの製造に適している。接合型の電界効果トランジスタ（ＪｕｎｃｔｉｏｎＦｉｅｌｄ－ＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ、ＪＦＥＴ）も１種の３極半導体デバイスであり、動作原理はゲート電極への電圧印加を利用してゲート電極とチャネルとのｐｎ接合の逆バイアスを制御することでドレイン電極とソース電極のオフを実現し、ゲート電極に電圧が印加されていないときに、通常はノーマリーオンデバイスであり、その導通チャネルはデバイスの体内にあるということになる。接合型電界効果トランジスタは低ノイズ、小型、高周波応答などの利点があるため、よくスイッチングデバイスや、パワーアンプデバイス、デジタル電子回路に適用され、異なる電子機器の要求を満たす。
【０００３】
縦型導通二重拡散ＭＯＳＦＥＴ（ＶｅｒｔｉｃａｌＤｏｕｂｌｅ－ｄｉｆｆｕｓｅｄＭＯＳＦＥＴ，ＶＤＭＯＳ）デバイスは、バイポーラトランジスタと通常のＭＯＳデバイスとの利点を兼ね備える縦型半導体デバイスである。ＶＤＭＯＳでは、ゲート電極及びソース電極はデバイス表面に位置し、ドレイン電極はデバイス裏面に位置し、その動作原理は、ゲートによってチャネルのオン／オフを制御することで、ドレイン電極から体内及びデバイス表面の反転型のチャネルを通ってソース電極に流れる電流を実現し、導通チャネルは素子の表面にあるということになる。ＶＤＭＯＳはスイッチングアプリケーション及びリニアアプリケーションの両方で理想的なパワーデバイスであり、主に電子スイッチ、アダプター、ドライブバンドエネルギー、産業用制御などに応用されている。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ＣＮ１２３８９０４ＣはＪＦＥＴデバイスであり、図１に示すように、単結晶シリコンＳｉＣ基板１、ｐ－型エピタキシャル層２、ｎ－型エピタキシャル層３、ｐ＋－型半導体層４、ｎ＋型ソース領域層５、ｐ＋型ゲート領域層７、ｎ＋型ドレイン領域層９、ソース電極１０、ゲート電極１１、ドレイン電極１２を備える。ＪＦＥＴデバイスの導通チャネルはデバイスの内部に位置し、導通チャネルがｎ－型エピタキシャル層３内にあり、導通チャネルが半導体材料の内部にあることで、ＳｉＣ材料の表面移動度が低いという問題を回避する。ＪＦＥＴデバイスはノーマリーオンデバイスであり、つまりｐ＋型ゲート領域層７（すなわち、ゲート電極）に電圧が印加されていないとき、デバイスが導通状態（図１では破線で電流を示す）となるため、デバイスをオフにするためには、負の電圧をｐ＋型ゲート領域層７（すなわち、ゲート電極）に印加しなければならず、パワースイッチとしての応用が制限される。また、ｐ＋型ゲート領域層７（すなわち、ゲート電極）とチャネルとはｐｎ接合構造となっているため、ｐ＋型ゲート領域層７（すなわち、ゲート電極）に３Ｖを超える電圧を印加することができない。ＳｉＣ材料の場合、ゲート電極に３Ｖ以上の電圧を印加すると、ゲート電極とチャネル又はソース電極が導通し、オン電流が大きく、ドレインからソースへの電流特性に影響を与え、そして、ゲート電極に高電圧を印加できないため、パワースイッチとしての応用が制限される。
【０００５】
したがって、従来の炭化ケイ素系接合型電界効果トランジスタのゲートに高電圧を印加することができず、ゲート電極の信頼性が低いため、パワースイッチとしての応用が制限されることは、当業者が早急に解決すべき技術的課題となっている。
【０００６】
背景技術で開示された上記の情報は、本願の背景に対する理解を深めるためにのみを目的としており、したがって、当業者に知られている従来技術を構成しない情報が含まれる可能性がある。
【課題を解決するための手段】
【０００７】
本願の実施例は、ゲートに比較的高い電圧を印加することができず、ゲート信頼性が低いため、従来の炭化ケイ素系接合型の電界効果トランジスタがパワースイッチとしての応用が制限されるという技術的課題を解決するために、縦型容量結合ゲート制御接合型電界効果トランジスタ及びその製造方法を提供する。
【０００８】
本願の実施例の第１態様によれば、縦型容量結合ゲート制御接合型電界効果トランジスタが提供され、
第１ドーピング型の基板と、
前記基板内に形成され且つ横方向に間隔をおいて設けられた２つの第２ドーピング型のボトムゲートと、
前記基板内に形成された第２ドーピング型のトップゲートであって、前記トップゲートが２つの前記ボトムゲート間の間隔の上方に位置し且つ前記トップゲートと前記ボトムゲートとの間に間隔を有する、第２ドーピング型のトップゲートと、
前記基板の上に形成され且つ前記トップゲートの上の位置に位置する誘電体層と、
前記誘電体層の上に形成された結合容量上部電極と、を備え、
トップゲートは、誘電体層を隔てて結合容量上部電極によって間接的に制御される。
【０００９】
実施において、トップゲートがフローティング状態であり、結合容量上部電極と、誘電体層と、トップゲートとは、全体として電界効果トランジスタのゲート構造を構成し、第２ドーピング型のトップゲートと、前記トップゲートと前記ボトムゲートとの間に位置する部分と、ボトムゲートとは、ＪＦＥＴ領域一を形成し、２つのボトムゲートと、ボトムゲートの間に位置する部分とは、ＪＦＥＴ領域二を形成し、
ＪＦＥＴ領域一のトップゲートは、誘電体層を隔てて結合容量上部電極によって間接的制御されることにより、ＪＦＥＴ領域一とＪＦＥＴ領域二とは、誘電体層を隔てて結合容量上部電極によって間接的に制御される。
【００１０】
本願の実施例の第２態様によれば、縦型容量結合ゲート制御接合型電界効果トランジスタの製造方法が提供され、
第１ドーピング型の基板を形成するステップと、
前記基板内に形成され且つ横方向に間隔をおいて設けられる２つの第２ドーピング型のボトムゲートを形成するステップと、
前記基板内に形成される第２ドーピング型のトップゲートであって、前記トップゲートが２つの前記ボトムゲート間の間隔の上方に位置し且つ前記トップゲートと前記ボトムゲートとの間に間隔を有する、第２ドーピング型のトップゲートを形成するステップと、
前記基板の上に形成され且つ前記トップゲートの上の位置に位置する誘電体層を形成するステップと、
前記誘電体層の上に形成される結合容量上部電極を形成するステップと、
２つの前記ボトムゲートの上にそれぞれ位置する２つの第１ドーピング型のソース領域であって、２つの前記ソース領域が、基板の前記トップゲートと前記ボトムゲートとの間に位置する部分に接続される、２つの第１ドーピング型のソース領域を形成するステップと、
同じ側のソース領域に接続される２つのソース電極を形成するステップと、を含む。
【発明の効果】
（【００１１】以降は省略されています）

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