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公開番号2025111742
公報種別公開特許公報(A)
公開日2025-07-30
出願番号2025075598,2023546108
出願日2025-04-30,2022-03-22
発明の名称三次元メモリデバイスおよび三次元メモリデバイスの製造方法、ならびに三次元メモリ
出願人長江存儲科技有限責任公司,Yangtze Memory Technologies Co.,Ltd.
代理人個人,個人,個人
主分類H10B 43/27 20230101AFI20250723BHJP()
要約【課題】三次元メモリデバイス及びその製造方法を提供する。
【解決手段】三次元メモリデバイス1000は、第1のメモリセル100及び少なくとも1つの第2のメモリセル200を備える。各メモリセルは、コンタクトの第1のセット40、メモリアレイデバイス10及びCMOSデバイス20を備え、コンタクトの第1のセットは、メモリアレイデバイスのCMOSデバイスから離れる方向を向いた面上に配設され、CMOSデバイスに電気接続する。第2のメモリセルは、コンタクトの第2のセット50をさらに備え、前記第2のセットは、CMOSデバイスのメモリアレイデバイスから離れる方向を向いた面上に配設され、電気接続する。第1のメモリセルのメモリアレイデバイスは、隣接する第2のメモリセルのCMOSデバイスにボンディングされ、第1のメモリセルのコンタクトの第1のセットは隣接する第2のメモリセルのコンタクトの第2のセットと電気接続する。
【選択図】図1
特許請求の範囲【請求項１】
連続的に積層された少なくとも２つのメモリセルを備える三次元メモリデバイスであって、前記少なくとも２つのメモリセルは、第１のメモリセルと、前記第１のメモリセルの上に積層された少なくとも１つの第２のメモリセルとを含み、各メモリセルは、
相互に積層され電気接続されたメモリアレイデバイスおよびＣＭＯＳデバイスと、
前記メモリアレイデバイスの前記ＣＭＯＳデバイスから離れる方向を向いた面上に配設され、前記ＣＭＯＳデバイスに電気接続されたコンタクトの第１のセットと
を備え、
前記第２のメモリセルは、コンタクトの第２のセットをさらに備え、前記コンタクトの第２のセットは、前記第２のメモリセルの前記ＣＭＯＳデバイスの、前記第２のメモリセルの前記メモリアレイデバイスから離れる方向を向いた面上に配設され、前記第２のメモリセルの前記ＣＭＯＳデバイスに電気接続され、
前記第１のメモリセルの前記メモリアレイデバイスは、隣接する第２のメモリセルの前記ＣＭＯＳデバイスにボンディングされ、前記第１のメモリセルの前記コンタクトの第１のセットは、前記隣接する第２のメモリセルの前記コンタクトの第２のセットに対応して電気接続され、
第２のメモリセルが１つ存在する場合に、前記第２のメモリセルは、前記第１のメモリセル上に積層された外方の第２のメモリセルであり、前記外方の第２のメモリセルの前記コンタクトの第１のセットは、外部デバイスに接続するために使用され、
第２のメモリセルが複数存在する場合に、複数の第２のメモリセルは、前記第１のメモリセルの上に連続的に積層され、前記第２のメモリセルの中の２つの隣接し合う第２のメモリセルについて、前記第１のメモリセルに近い第２のメモリセルの前記コンタクトの第１のセットは、前記第１のメモリセルから遠くに位置する第２のメモリセルの前記コンタクトの第２のセットに対応して電気接続され、積層方向に沿って前記第１のメモリセルから最も遠く離れた第２のメモリセルが、外方の第２のメモリセルとして規定され、前記外方の第２のメモリセルの前記コンタクトの第１のセットは、外部デバイスに対して接続するために使用される、三次元メモリデバイス。
続きを表示（約 2,900 文字）【請求項２】
絶縁層と、前記絶縁層内に埋設されたアレイパッドとをさらに備え、前記絶縁層は、前記外方の第２のメモリセルの前記第１のメモリセルから離れる方向を向いた面と、前記外方の第２のメモリセルの前記コンタクトの第１のセットとを覆い、前記アレイパッドは、前記外方の第２のメモリセルの前記コンタクトの第１のセットに対応して電気接続され、前記外部デバイスに接続するために使用される、請求項１に記載の三次元メモリデバイス。
【請求項３】
前記絶縁層の前記外方の第２のメモリセルから離れる方向を向いた面を覆う保護層をさらに備え、
前記保護層は、前記アレイパッドに対応する位置に開口を備え、前記アレイパッドは、前記外部デバイスに対して接続するために前記開口を通して露出される、請求項２に記載の三次元メモリデバイス。
【請求項４】
前記メモリアレイデバイスは、アレイ基板を備え、各メモリセルの前記コンタクトの第１のセットは、対応するメモリアレイデバイスの前記アレイ基板の、対応するＣＭＯＳデバイスから離れる方向を向いた面上に配設され、
前記ＣＭＯＳデバイスは、ＣＭＯＳ基板を備え、前記第２のメモリセルの前記コンタクトの第２のセットは、前記第２のメモリセルの前記ＣＭＯＳ基板の、前記第２のメモリセルの前記メモリアレイデバイスから離れる方向を向いた面上に配設される、請求項１から３のいずれか一項に記載の三次元メモリデバイス。
【請求項５】
各メモリセルが、相互接続チャネルをさらに備え、前記相互接続チャネルは、前記相互接続チャネルが位置する前記メモリセルの前記メモリアレイデバイスおよび前記ＣＭＯＳデバイスの中に配設され、
前記相互接続チャネルは、前記相互接続チャネルが位置する前記メモリセルの前記コンタクトの第１のセットおよび前記ＣＭＯＳデバイスにそれぞれ電気接続され、それにより前記コンタクトの第１のセットは、前記相互接続チャネルを介して前記ＣＭＯＳデバイスに電気接続される、請求項４に記載の三次元メモリデバイス。
【請求項６】
前記第２のメモリセルは、導電性チャネルをさらに備え、前記導電性チャネルは、前記第２のメモリセルの前記ＣＭＯＳ基板を貫通し、前記第２のメモリセルの前記コンタクトの第２のセットおよび前記ＣＭＯＳデバイスにそれぞれ電気接続され、それにより、前記コンタクトの第２のセットは、前記導電性チャネルが位置する前記第２のメモリセルの前記ＣＭＯＳデバイスに前記導電性チャネルを介して電気接続される、請求項５に記載の三次元メモリデバイス。
【請求項７】
前記第１のメモリセルの前記メモリアレイデバイスおよび前記第２のメモリセルの前記メモリアレイデバイスのそれぞれが、事前設定された層数のメモリ層を備え、前記事前設定された層数の数値は、０より大きく５００未満の整数である、請求項１から３のいずれか一項に記載の三次元メモリデバイス。
【請求項８】
三次元メモリデバイスの製造方法であって、
コンタクトの第１のセットと、相互に積層され電気接続されたメモリアレイデバイスおよびＣＭＯＳデバイスとをそれぞれが備える、第１のメモリセルおよび第２のメモリセルを用意するステップであって、前記コンタクトの第１のセットは、前記メモリアレイデバイスの前記ＣＭＯＳデバイスから離れる方向を向いた面上に配設され、前記ＣＭＯＳデバイスに電気接続される、ステップと、
前記第２のメモリセルの前記ＣＭＯＳデバイスの、前記第２のメモリセルの前記メモリアレイデバイスから離れる方向を向いた面をシンニングするステップと、
前記第２のメモリセルの前記ＣＭＯＳデバイスの、前記第２のメモリセルの前記メモリアレイデバイスから離れる方向を向いた前記面上にコンタクトの第２のセットを形成するステップであって、前記コンタクトの第２のセットは、前記第２のメモリセルの前記ＣＭＯＳデバイスに電気接続される、ステップと、
前記第１のメモリセルの前記メモリアレイデバイスの、前記第１のメモリセルの前記ＣＭＯＳデバイスから離れる方向を向いた面上に前記第２のメモリセルを積層し、前記第２のメモリセルの前記ＣＭＯＳデバイスに前記第１のメモリセルの前記メモリアレイデバイスをボンディングすることにより、前記第１のメモリセルの前記コンタクトの第１のセットが、前記第２のメモリセルの前記コンタクトの第２のセットに対応して電気接続される、ステップと
を含む、三次元メモリデバイスの製造方法。
【請求項９】
第２のメモリセルが複数存在し、以下のステップを、すなわち
前記第１のメモリセルの前記メモリアレイデバイスの、前記第１のメモリセルの前記ＣＭＯＳデバイスから離れる方向を向いた面上に前記第２のメモリセルの中の１つを積層し、前記第１のメモリセルの前記メモリアレイデバイスに前記第２のメモリセルの中の１つの前記ＣＭＯＳデバイスをボンディングすることにより、前記第２のメモリセルの中の１つの前記コンタクトの第２のセットが、前記第１のメモリセルの前記コンタクトの第１のセットに対応して電気接続される、ステップと、
外方の第２のメモリセルの前記メモリアレイデバイスの、前記外方の第２のメモリセルの前記ＣＭＯＳデバイスから離れる方向を向いた面上に、前記第２のメモリセルの中の他の１つを積層し、前記外方の第２のメモリセルの前記メモリアレイデバイスに前記第２のメモリセルの中の前記他の１つの前記ＣＭＯＳデバイスをボンディングすることにより、前記外方の第２のメモリセルの前記コンタクトの第１のセットが、前記第２のメモリセルの中の前記他の１つの前記コンタクトの第２のセットに対応して電気接続され、複数の第２のメモリセルが前記第１のメモリセル上に連続的に積層されるまで本ステップを反復する、ステップであって、前記外方の第２のメモリセルは、前記第１のメモリセルの上に積層された、および積層方向に沿って前記第１のメモリセルから最も遠くに位置する第２のメモリセルである、ステップと
を含む、請求項８に記載の三次元メモリデバイスの製造方法。
【請求項１０】
前記第２のメモリセルの前記ＣＭＯＳデバイスの、前記第２のメモリセルの前記メモリアレイデバイスから離れる方向を向いた面をシンニングする前記ステップの前に、以下のステップを、すなわち
キャリアを用意し、前記第２のメモリセルの前記メモリアレイデバイスの、前記第２のメモリセルの前記ＣＭＯＳデバイスから離れる方向を向いた面に対して前記キャリアを装着して、それにより前記キャリアが、キャリア装着された第２のメモリセルの前記メモリアレイデバイスの、前記第２のメモリセルの前記ＣＭＯＳデバイスから離れる方向を向いた前記面と、前記第２のメモリセルの前記コンタクトの第１のセットとを覆う、ステップ
をさらに含む、請求項８または９に記載の三次元メモリデバイスの製造方法。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
関連出願の相互参照
本願は、２０２１年３月２７日に出願された「ＴＨＲＥＥ－ＤＩＭＥＮＳＩＯＮＡＬＭＥＭＯＲＹＤＥＶＩＣＥＡＮＤＭＡＮＵＦＡＣＴＵＲＩＮＧＭＥＴＨＯＤＴＨＥＲＥＯＦＡＮＤＴＨＲＥＥ－ＤＩＭＥＮＳＩＯＮＡＬＭＥＭＯＲＹ」と題する中国特許出願第２０２１１０３３００２６．２号に基づく出願であり、この中国特許出願に基づく利益を主張する。この中国特許出願は、参照によりその全体が本明細書に組み込まれる。
続きを表示（約 3,600 文字）【０００２】
技術分野
本開示は、半導体デバイスの技術分野に関し、詳細には三次元メモリデバイスおよび三次元メモリデバイスの製造方法、ならびにかかる三次元メモリデバイスを備える三次元メモリに関する。
【背景技術】
【０００３】
３ＤＮＡＮＤメモリは、新進のタイプの三次元メモリであり、メモリチップ内に複数のデータメモリ層を鉛直方向に積層することにより、２ＤＮＡＮＤメモリまたはプレーナ型ＮＡＮＤメモリが抱える記憶容量限度の問題に対処する。このメモリチップは、ＣＭＯＳデバイスと、ステップ構造を有するメモリアレイデバイスとを備える。ＣＭＯＳデバイスおよびメモリアレイデバイスは、基板上にそれぞれ別個に形成され、各基板から遠く離れたＣＭＯＳデバイスおよびメモリアレイデバイスの面同士が、相互に電気接続される。
【０００４】
３ＤＮＡＮＤメモリにおける高密度設計の必要性の高まりと共に、メモリチップのメモリアレイデバイス内のメモリ層は、次第に増加しつつある。しかしながら、先行技術では、メモリ層のスタック層数の増加により、メモリアレイデバイスのステップ構造のステップ層数およびフットプリントの両方が増大し、それによってメモリアレイデバイスの基板面積が増大する。したがって、これは、メモリアレイデバイスの基板とＣＭＯＳデバイスの基板との間における面積の不釣合いを結果としてもたらし、メモリチップに未利用空間が生じるため、次世代３ＤＮＡＮＤメモリの開発およびボリューム小型化にとって好ましいものではない。
【発明の概要】
【課題を解決するための手段】
【０００５】
本開示の一態様は、連続的に積層された少なくとも２つのメモリセルを備える三次元メモリデバイスを提供する。これらの少なくとも２つのメモリセルは、第１のメモリセルと、第１のメモリセルの上に積層された少なくとも１つの第２のメモリセルとからなり、各メモリセルは、
相互に積層され電気接続されたメモリアレイデバイスおよびＣＭＯＳデバイスと、
メモリアレイデバイスのＣＭＯＳデバイスから離れる方向を向いた面上に配設され、ＣＭＯＳデバイスに電気接続されたコンタクトの第１のセットと
を備え、
第２のメモリセルは、コンタクトの第２のセットをさらに備え、コンタクトの第２のセットは、第２のメモリセルのＣＭＯＳデバイスの、第２のメモリセルのメモリアレイデバイスから離れる方向を向いた面上に配設され、第２のメモリセルのＣＭＯＳデバイスに電気接続され、
第１のメモリセルのメモリアレイデバイスは、隣接する第２のメモリセルのＣＭＯＳデバイスにボンディングされ、第１のメモリセルのコンタクトの第１のセットは、隣接する第２のメモリセルのコンタクトの第２のセットに対応して電気接続され、
第２のメモリセルが１つ存在する場合に、第２のメモリセルは、第１のメモリセル上に積層された外方の第２のメモリセルであり、外方の第２のメモリセルのコンタクトの第１のセットは、外部デバイスに接続するために使用され、
第２のメモリセルが複数存在する場合に、複数の第２のメモリセルは、第１のメモリセルの上に連続的に積層され、第２のメモリセルの中の２つの隣接し合う第２のメモリセルについて、第１のメモリセルに近い第２のメモリセルのコンタクトの第１のセットは、第１のメモリセルから遠くに位置する第２のメモリセルのコンタクトの第２のセットに対応して電気接続され、積層方向に沿って第１のメモリセルから最も遠く離れた第２のメモリセルが、外方の第２のメモリセルとして規定され、外方の第２のメモリセルのコンタクトの第１のセットは、外部デバイスに対して接続するために使用される。
【０００６】
本開示の他の態様は、三次元メモリデバイスの製造方法をさらに提供する。この製造方法は、以下のステップを、すなわち
コンタクトの第１のセットと、相互に積層され電気接続されたメモリアレイデバイスおよびＣＭＯＳデバイスとをそれぞれが備える、第１のメモリセルおよび第２のメモリセルを用意するステップであって、コンタクトの第１のセットが、メモリアレイデバイスのＣＭＯＳデバイスから離れる方向を向いた面上に配設され、ＣＭＯＳデバイスに電気接続される、ステップと、
第２のメモリセルのＣＭＯＳデバイスの、第２のメモリセルのメモリアレイデバイスから離れる方向を向いた面をシンニングするステップと、
第２のメモリセルのＣＭＯＳデバイスの、第２のメモリセルのメモリアレイデバイスから離れる方向を向いた面上にコンタクトの第２のセットを形成するステップであって、コンタクトの第２のセットは、第２のメモリセルのＣＭＯＳデバイスに電気接続される、ステップと、
第１のメモリセルのメモリアレイデバイスの、第１のメモリセルのＣＭＯＳデバイスから離れる方向を向いた面上に第２のメモリセルを積層し、第２のメモリセルのＣＭＯＳデバイスに第１のメモリセルのメモリアレイデバイスをボンディングすることにより、第１のメモリセルのコンタクトの第１のセットが、第２のメモリセルのコンタクトの第２のセットに対応して電気接続される、ステップと
を含む。
【０００７】
本開示のさらに他の態様は、上述の三次元メモリデバイスを備える三次元メモリをさらに提供する。
【図面の簡単な説明】
【０００８】
本開示の一実施形態により実現される三次元メモリデバイスの概略断面図である。
本開示の他の一実施形態により実現される三次元メモリデバイスの概略断面図である。
本開示により実現される三次元メモリデバイスの製造方法の流れ図である。
三次元メモリデバイスのメモリセルの形成プロセスの概略図であり、メモリアレイデバイスおよびＣＭＯＳデバイスの概略断面図である。
三次元メモリデバイスのメモリセルの形成プロセスの概略図であり、ボンディング後の図４に示すようなメモリアレイデバイスおよびＣＭＯＳデバイスの概略断面図である。
三次元メモリデバイスのメモリセルの形成プロセスの概略図であり、アレイ基板がシンニングされた後の図５に示すようなメモリアレイデバイスおよびＣＭＯＳデバイスの概略断面図である。
三次元メモリデバイスのメモリセルの形成プロセスの概略図であり、メモリアレイデバイスのＣＭＯＳデバイスから離れる方向を向いた面上にコンタクトの第１のセットを形成し、第１のボンディング層で覆われた後の、図６に示すようなメモリアレイデバイスおよびＣＭＯＳデバイスの概略断面図である。
ＣＭＯＳデバイスから離れる方向を向いたメモリアレイデバイスの面に対してキャリアを装着し、第２のメモリセルを上下反転した後の、図７に示すような第２のメモリセルの概略断面図である。
ＣＭＯＳ基板がシンニングされた後の、図８に示すような第２のメモリセルの概略断面図である。
ＣＭＯＳ基板上に導電性チャネルを形成し、続いて第１の絶縁層および第２の絶縁層でＣＭＯＳ基板のメモリアレイデバイスから離れる方向を向いた面を覆った後の、図９に示すような第２のメモリセルの概略断面図である。
第２の絶縁層の上にコンタクトの第２のセットを形成し、第２のボンディング層で覆われた後の、図１０に示すような第２のメモリセルの概略断面図である。
第２のメモリセルを上下反転し、第１のメモリセルに第２のメモリセルをボンディングした後の、図１１に示すような第２のメモリセルの概略断面図である。
第２のメモリセルからキャリアを除去し、第２のメモリセルの第１のボンディング層をシンニングしてコンタクトの第１のセットを露出させた後の、図１２に示すような第１のメモリセルおよび第２のメモリセルの概略断面図である。
【発明を実施するための形態】
【０００９】
上述した図面と組み合わせて、以下の詳細な説明において本開示をさらに説明する。
【００１０】
以降では、本開示の実施形態の図面と組み合わせて、本開示の実施形態における技術的解決策を明確かつ十分に説明する。自明なことではあるが、説明される実施形態は、本開示の実施形態の一部にすぎず、すべてではない。創造的努力を伴わずに本開示の実施形態に基づいて当業者が実現し得るあらゆる他の実施形態もまた、本開示の保護範囲に含まれる。
（【００１１】以降は省略されています）

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