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公開番号2025096317
公報種別公開特許公報(A)
公開日2025-06-26
出願番号2025060437,2023035716
出願日2025-04-01,2018-03-01
発明の名称3次元(3D)メモリデバイス
出願人長江存儲科技有限責任公司,Yangtze Memory Technologies Co.,Ltd.
代理人個人,個人,個人
主分類H10B 43/50 20230101AFI20250619BHJP()
要約【課題】3Dメモリデバイスのスルーアレイコンタクト構造の実施形態およびその製造方法が開示される。
【解決手段】3D NANDメモリデバイスは、周辺回路を含む基板と、基板上に配設される交代層スタックとを含む。交代層スタックは、交代誘電体スタックを含む第1の領域と、交代導体/誘電体スタックを含む第2の領域と、交代導体/誘電体層スタックの縁部上の階段構造を含む第3の領域とを含む。メモリデバイスは、第1の領域を第2の領域または第3の領域から横方向に分離するための交代層スタックを通って垂直に延びるバリア構造と、各々が交代導体/誘電体スタックを通って垂直に延びる複数のチャネル構造および複数のスリット構造と、第1の領域中の複数のスルーアレイコンタクトであって、各々が交代誘電体スタックを通って垂直に延びる、複数のスルーアレイコンタクトとをさらに備える。少なくとも1つのスルーアレイコンタクトが周辺回路と電気的に接続される。
【選択図】図2
特許請求の範囲【請求項１】
・１以上の第１のスタック及び第２のスタックであって、
１以上の前記第１のスタックそれぞれが、垂直方向に交互に配置された第１の誘電体層及び第２の誘電体層を備え、
前記第２のスタックが、前記垂直方向に交互に配置された導電体層及び第３の誘電体層を備える、
第１のスタック及び第２のスタックと、
・１以上の前記第１のスタックのうちの１つを通って垂直に延在しかつ１以上の前記第１のスタックのうちの前記１つを前記第２のスタックから横方向に分離するバリア構造であって、前記バリア構造が、２つの平行な第１のサブバリア構造を備える、バリア構造と、
・１以上の前記第１のスタックのうちの前記１つを通って垂直に延在する１以上のスルーアレイコンタクト構造と、
・前記垂直方向に平行な第１の横方向に沿って前記第２のスタックを通って延在し、導電構造を備えるスリット構造と、
を備えることを特徴とするメモリデバイス。
続きを表示（約 1,000 文字）【請求項２】
１以上の前記スルーアレイコンタクト構造それぞれが、周辺回路に接続されていることを特徴とする請求項１に記載のメモリデバイス。
【請求項３】
前記導電構造が、ポリシリコン及びドープしたポリシリコンのうちの少なくとも１つを備えることを特徴とする請求項１に記載のメモリデバイス。
【請求項４】
前記スリット構造が、第４の誘電体層も備え、
前記第４の誘電体層が、前記第１のスタックと前記導電構造との間にあることを特徴とする請求項１に記載のメモリデバイス。
【請求項５】
前記第４の誘電体層が、酸化ケイ素を備えることを特徴とする請求項４に記載のメモリデバイス。
【請求項６】
前記メモリデバイスが、複数の前記第１のスタックを備え、
複数の前記第１のスタックが、前記垂直方向及び前記第１の横方向に平行な第２の横方向に沿って配置されていることを特徴とする請求項１に記載のメモリデバイス。
【請求項７】
前記メモリデバイスが、複数の前記スルーアレイコンタクト構造を備え、
福栖の前記スルーアレイコンタクト構造が、１以上の前記第１のスタックのうちの前記１つにおいて前記第１の横方向に沿って配置されていることを特徴とする請求項１に記載のメモリデバイス。
【請求項８】
前記第２のスタックを通して垂直に延在するチャネル構造と、
前記第２のスタックを通して垂直に延在するダミーチャネル構造と、
をさらに備え、
前記ダミーチャネル構造が、前記第１の横方向に沿って、前記チャネル構造と１以上の前記スルーアレイコンタクト構造との間にあることを特徴とする請求項１に記載のメモリデバイス。
【請求項９】
前記バリア構造が、第２のサブバリア構造を備え、
２つの平行な前記第２のサブバリア構造の端部が、前記第２のサブバリア構造に接続されていることを特徴とする請求項１に記載のメモリデバイス。
【請求項１０】
前記第１の誘電体層及び前記第２の誘電体層が、異なる材料を備えており、
前記第２の誘電体層及び前記第３の誘電体層が、同じ材料を備えることを特徴とする請求項１に記載のメモリデバイス。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
（関連出願の相互参照）
本出願は、その全体が参照によって本明細書に組み込まれる、２０１７年３月８日に出願された中国特許出願第２０１７１０１３５６５４．９号および２０１７年３月８日に出願された中国特許出願第２０１７１０１３５３２９．２号への優先権を主張する。
続きを表示（約 1,300 文字）【０００２】
本開示の実施形態は、３次元（３Ｄ）メモリデバイスおよびその製造方法に関する。
【背景技術】
【０００３】
プレーナ型メモリセルは、プロセス技術、回路設計、プログラミングアルゴリズム、および製造プロセスを改善することによって、より小さいサイズにスケーリングされる。しかし、メモリセルの特徴サイズが下限に近づいたために、プレーナプロセスおよび製造技術は、難しく費用がかかるようになっている。結果として、プレーナ型メモリセルについてのメモリ密度は、上限に近づいている。
【０００４】
３Ｄメモリアーキテクチャは、プレーナ型メモリセルにおける密度限界に対処することができる。３Ｄメモリアーキテクチャは、メモリアレイと、メモリアレイとの間の信号を制御するための周辺デバイスとを含む。
【発明の概要】
【課題を解決するための手段】
【０００５】
３Ｄメモリデバイスのスルーアレイコンタクト（ＴＡＣ）構造の実施形態およびその製造方法が本明細書で開示される。
【０００６】
少なくとも１つの周辺回路を有する基板と基板上に配設される交代層スタックとを含む３次元（３Ｄ）ＮＡＮＤメモリデバイスが開示される。交代層スタックは、複数の誘電体層対を含む交代誘電体スタックを含む第１の領域と、複数の導体／誘電体層対を有する交代導体／誘電体スタックを含む第２の領域と、ワード線方向の交代導体／誘電体層スタックの縁部上の階段構造を含む第３の領域とを含む。メモリデバイスは、第１の領域を第２の領域または第３の領域から横方向に分離するための交代層スタックを通って垂直に延びるバリア構造をさらに有する。各々が交代導体／誘電体スタックを通って垂直に延びる複数のチャネル構造および複数のスリット構造、ならびに各々が交代誘電体スタックを通って垂直に延びる第１の領域中の複数のスルーアレイコンタクトが含まれる。複数のスルーアレイコンタクトのうちの少なくとも１つは、少なくとも１つの周辺回路に電気的に接続される。
【０００７】
バリア構造は、酸化ケイ素および窒化ケイ素であってよい。複数の誘電体層対の各々は、酸化ケイ素層および窒化ケイ素層を含むことができ、複数の導体／誘電体層対の各々は、金属層および酸化ケイ素層を含む。複数の誘電体層対の数は少なくとも３２である。複数の導体／誘電体層対の数は少なくとも３２である。
【０００８】
複数のスリット構造が、交代導体／誘電体スタックを複数のメモリフィンガへと分割するため、ワード線方向に沿って横方向に延びる。
【０００９】
いくつかの実施形態では、バリア構造は、ワード線方向に沿って横方向に延びる。第１の領域は、バリア構造によって第２の領域から分離されて、２つの隣接するスリット構造の間に挟まれる。
【００１０】
いくつかの実施形態では、バリア構造は、ワード線方向と異なるビット線方向に沿って横方向に延び、第１の領域を第２の領域から横方向に分離する。ビット線方向は、ワード線方向に垂直であってよい。
（【００１１】以降は省略されています）

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