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公開番号2024169712
公報種別公開特許公報(A)
公開日2024-12-05
出願番号2024167909,2022205757
出願日2024-09-26,2018-05-16
発明の名称半導体装置
出願人ローム株式会社
代理人弁理士法人あい特許事務所
主分類H01L 29/78 20060101AFI20241128BHJP(基本的電気素子)
要約【課題】短絡耐量を向上し、帰還容量を低減できる半導体装置を提供する。
【解決手段】
半導体装置1は、第1主面3を有するn型のSiC半導体層2(半導体層)と、第1主面3に形成されたトレンチゲート構造10(第1トレンチ構造)と、第1主面3においてトレンチゲート構造10よりも深く形成され、トレンチゲート構造10の深さに対する深さの比が1.5以上4.0以下であるトレンチソース構造11(第2トレンチ構造)と、第1主面3の表層部においてトレンチソース構造11に沿って形成されたp型のディープウェル領域21(ウェル領域)と、を含む。
【選択図】図2
特許請求の範囲【請求項１】
主面を有する第１導電型の半導体層と、
前記主面に形成された第１トレンチ構造と、
前記主面において前記第１トレンチ構造よりも深く形成され、前記第１トレンチ構造の深さに対する深さの比が１．５以上４．０以下である第２トレンチ構造と、
前記主面の表層部において前記第２トレンチ構造に沿って形成された第２導電型のウェル領域と、を含む、半導体装置。

発明の詳細な説明【技術分野】
【０００１】
本発明は、半導体装置に関する。
続きを表示（約 1,100 文字）【背景技術】
【０００２】
特許文献１には、ゲートトレンチおよびソーストレンチを備えた半導体装置が開示されている。ゲートトレンチおよびソーストレンチは、ほぼ等しい深さでｎ型の半導体層の表面に形成されている。半導体層の表面の表層部においてゲートトレンチおよびソーストレンチの間の領域には、ｐ型ボディ領域が形成されている。
【０００３】
ｐ型ボディ領域の表層部には、ｎ
＋
型ソース領域が形成されている。半導体層においてソーストレンチに沿う領域には、ｐ型耐圧保持領域（ディープウェル領域）が形成されている。
【０００４】
ゲートトレンチには、ゲート絶縁層を介してゲート電極が埋め込まれている。ソーストレンチには、ソース電極が埋め込まれている。半導体層の裏面には、ドレイン電極が接続されている。
【先行技術文献】
【特許文献】
【０００５】
国際公開第２０１４／０３０５８９Ａ１号
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ゲート、ソースおよびドレインを含むＭＩＳＦＥＴ構造を有する半導体装置の電気的特性として、短絡耐量および帰還容量が知られている。短絡耐量は、短絡電流に耐え得る時間である。短絡電流は、オン状態からオフ状態に切り替わる場合に、ソースおよびドレイン間を流れる電流である。帰還容量は、ゲートおよびドレインの間の静電容量である。
【０００７】
短絡耐量が高い程、半導体装置の信頼性が高まる。また、帰還容量が小さい程、半導体装置のスイッチング速度が高まる。したがって、優れた短絡耐量および優れた帰還容量を実現することにより、多様な場面で使用可能な半導体装置を提供できる。
【０００８】
しかし、ゲートトレンチおよびソーストレンチが、ほぼ等しい深さで形成された構造を有する半導体装置では、ｎ型の半導体層において比較的浅い領域にしかｐ型のディープウェル領域を形成できない。
【０００９】
このような構造では、半導体層およびディープウェル領域の間の境界領域から空乏層を充分に拡げることができない。そのため、空乏層による短絡電流の電流経路の狭窄が不十分となるから、短絡耐量を適切に向上させることができない。また、空乏層の幅も小さいため、帰還容量を適切に低下させることができない。
【００１０】
一実施形態は、短絡耐量を向上し、帰還容量を低減できる半導体装置を提供する。
【課題を解決するための手段】
（【００１１】以降は省略されています）

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