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公開番号2024119176
公報種別公開特許公報(A)
公開日2024-09-03
出願番号2023025894
出願日2023-02-22
発明の名称積層型インダクタ
出願人TDK株式会社
代理人インフォート弁理士法人,弁理士法人イトーシン国際特許事務所
主分類H01F 17/00 20060101AFI20240827BHJP(基本的電気素子)
要約【課題】Q値を大きくし且つインダクタンスを小さくしながら、積層体にクラックが発生することを防止できるようにした積層型インダクタを実現する。
【解決手段】インダクタL12は、第1のインダクタ部分L12Aと、第1のインダクタ部分L12Aに対して並列に接続された第2のインダクタ部分L12Bとを含んでいる。第1および第2のインダクタ部分L12A,L12Bの各々は、積層体50の積層方向Tに直交する方向に延びる軸を中心に巻回された導体構造体を含んでいる。第1のインダクタ部分L12Aの導体構造体は、第1ないし第3の構造体L12Aa,L12Ab,L12Acを含んでいる。第1の構造体L12Aaは、3つの柱状導体T1aを含んでいる。第2の構造体L12Abは、3つの柱状導体T1bを含んでいる。
【選択図】図12
特許請求の範囲【請求項１】
第１のインダクタ部分と、
前記第１のインダクタ部分に対して並列に接続された第２のインダクタ部分と、
前記第１のインダクタ部分および前記第２のインダクタ部分を一体化するための積層体であって、積層された複数の誘電体層を含む積層体とを備え、
前記第１のインダクタ部分と前記第２のインダクタ部分の各々は、前記複数の誘電体層の積層方向に直交する方向に延びる軸を中心に巻回された導体構造体を含み、
前記導体構造体は、それぞれ前記積層方向に平行な方向に延在する第１の構造体および第２の構造体と、前記積層方向と交差する平面に沿って延在すると共に回路構成上前記第１の構造体と前記第２の構造体との間に設けられた第３の構造体とを含み、
前記第１の構造体と前記第２の構造体の各々は、前記積層方向に平行な方向に延在する少なくとも１つの柱状導体を含み、
前記第１のインダクタ部分の前記第１の構造体と前記第２の構造体の少なくとも一方の前記少なくとも１つの柱状導体は、前記積層方向と直交する方向において互いに所定の間隔を開けて配置された複数の柱状導体を含むことを特徴とする積層型インダクタ。
続きを表示（約 1,100 文字）【請求項２】
前記第２のインダクタ部分の前記第１の構造体と前記第２の構造体の少なくとも一方の前記少なくとも１つの柱状導体は、前記積層方向と直交する方向において互いに所定の間隔を開けて配置された複数の柱状導体を含むことを特徴とする請求項１記載の積層型インダクタ。
【請求項３】
前記第１のインダクタ部分における前記少なくとも１つの柱状導体の数は、前記第２のインダクタ部分における前記少なくとも１つの柱状導体の数よりも多いことを特徴とする請求項２記載の積層型インダクタ。
【請求項４】
前記第１のインダクタ部分における前記少なくとも１つの柱状導体の数は、前記第２のインダクタ部分における前記少なくとも１つの柱状導体の数と同じであることを特徴とする請求項２記載の積層型インダクタ。
【請求項５】
前記第２のインダクタ部分における少なくとも１つの柱状導体の数は、２つであることを特徴とする請求項１記載の積層型インダクタ。
【請求項６】
前記第１の構造体の少なくとも１つの柱状導体と前記第２の構造体の少なくとも１つの柱状導体の少なくとも一方は、前記第３の構造体の短手方向に沿って並ぶ複数の柱状導体を含むことを特徴とする請求項１記載の積層型インダクタ。
【請求項７】
前記第１の構造体の少なくとも１つの柱状導体と前記第２の構造体の少なくとも１つの柱状導体の少なくとも一方は、前記第３の構造体の短手方向と交差する方向に沿って並ぶ複数の柱状導体を含むことを特徴とする請求項１記載の積層型インダクタ。
【請求項８】
前記第１のインダクタ部分の前記第１の構造体の前記少なくとも１つの柱状導体と、前記第２のインダクタ部分の前記第１の構造体の前記少なくとも１つの柱状導体は、前記積層方向に直交する方向に沿って並び、
前記第１のインダクタ部分の前記第２の構造体の前記少なくとも１つの柱状導体と、前記第２のインダクタ部分の前記第２の構造体の前記少なくとも１つの柱状導体は、前記積層方向に直交する方向に沿って並ぶことを特徴とする請求項１記載の積層型インダクタ。
【請求項９】
前記第１のインダクタ部分の前記第３の構造体の短手方向の寸法は、前記第２のインダクタ部分の前記第３の構造体の短手方向の寸法よりも大きいことを特徴とする請求項１記載の積層型インダクタ。
【請求項１０】
前記第１のインダクタ部分の前記第３の構造体と、前記第２のインダクタ部分の前記第３の構造体は、前記積層方向において同じ位置に配置されていることを特徴とする請求項１記載の積層型インダクタ。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は、積層された複数の誘電体層を含む積層体の内部に形成され且つ複数の誘電体層の積層方向と直交する方向に延びる軸を中心に巻回された積層型インダクタに関する。
続きを表示（約 1,500 文字）【背景技術】
【０００２】
小型移動体通信機器では、システムおよび使用周波数帯域が異なる複数のアプリケーションで共通に使用されるアンテナを設け、このアンテナが送受信する複数の信号を、分波器を用いて分離する構成が広く用いられている。
【０００３】
一般的に、第１の周波数帯域内の周波数の第１の信号と、第１の周波数帯域よりも高い第２の周波数帯域内の周波数の第２の信号を分離する分波器は、共通ポートと、第１の信号ポートと、第２の信号ポートと、共通ポートから第１の信号ポートに至る第１の信号経路に設けられた第１のフィルタと、共通ポートから第２の信号ポートに至る第２の信号経路に設けられた第２のフィルタとを備えている。第１および第２のフィルタとしては、例えば、インダクタとキャパシタを用いて構成されたＬＣフィルタが用いられる。
【０００４】
小型化に適した分波器としては、積層された複数の誘電体層と複数の導体層とを含む積層体を用いたものが知られている。積層体を用いた分波器に用いられるインダクタとしては、導体構造体型のインダクタが知られている。導体構造体型のインダクタとは、導体層と複数のスルーホールとによって構成されたインダクタであって、複数の誘電体層の積層方向に直交する軸に巻回されたインダクタである。導体構造体型のインダクタは、直列に接続された複数のスルーホールよりなる複数の柱状導体と、複数の柱状導体に接続された少なくとも１つの導体層とを含んでいる。
【０００５】
フィルタに用いられるインダクタには、Ｑ値を大きくすることが求められる。導体構造体型のインダクタは、Ｑ値を大きくするのに適した構造を有している。
【０００６】
特許文献１には、導体構造体型のインダクタを備えた積層型ＬＣフィルタが開示されている。インダクタは、線路状導体パターンと複数のビア導体によって構成されている。
【先行技術文献】
【特許文献】
【０００７】
国際公開第２０１８／０３４１０３号
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ここで、Ｑ値を大きくしながら、導体構造体型のインダクタのインダクタンスを小さくすることを考える。例えば、インダクタの一端から他端までの距離を同じにしながら、インダクタの導体層の幅を大きくすることによって、インダクタンスを小さくすることが可能である。しかし、導体層の面積が大きくなると、積層体にクラックが生じやすくなるという問題が発生する。
【０００９】
本発明はかかる問題点に鑑みてなされたもので、その目的は、Ｑ値を大きくし且つインダクタンスを小さくしながら、積層体にクラックが発生することを防止できるようにした積層型インダクタを提供することにある。
【課題を解決するための手段】
【００１０】
本発明の積層型インダクタは、第１のインダクタ部分と、第１のインダクタ部分に対して並列に接続された第２のインダクタ部分と、第１のインダクタ部分および第２のインダクタ部分を一体化するための積層体であって、積層された複数の誘電体層を含む積層体とを備えている。第１のインダクタ部分と第２のインダクタ部分の各々は、複数の誘電体層の積層方向に直交する方向に延びる軸を中心に巻回された導体構造体を含んでいる。導体構造体は、それぞれ積層方向に平行な方向に延在する第１の構造体および第２の構造体と、積層方向と交差する平面に沿って延在すると共に回路構成上第１の構造体と第２の構造体との間に設けられた第３の構造体とを含んでいる。
（【００１１】以降は省略されています）

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