特許ウォッチ

公開番号2024059589
公報種別公開特許公報(A)
公開日2024-05-01
出願番号2023177239
出願日2023-10-13
発明の名称半導体パッケージ
出願人三星電子株式会社,Samsung Electronics Co.,Ltd.
代理人弁理士法人共生国際特許事務所
主分類H01L 25/07 20060101AFI20240423BHJP(基本的電気素子)
要約【課題】製品信頼性が向上した、3次元積層型メモリモジュールを含む半導体パッケージを提供する。
【解決手段】本発明による半導体パッケージは、第1絶縁層110および第1絶縁層内の第1導電パターン115を含む第1再配線層100、第1再配線層の下面上に配置される第1接続端子105、第1再配線層の上面上に配置される積層型メモリモジュール300、積層型メモリモジュール上に配置され、第2絶縁層210および第2絶縁層内の第2導電パターン215を含む第2再配線層200、第2再配線層の下面上に配置され、積層型メモリモジュールと接触する第1バンプ225、第2再配線層の上面上に配置される第1半導体チップ500ならびに第1再配線層と第2再配線層の間に配置され、積層型メモリモジュールから離隔するダミー構造体400を含む。
【選択図】図6
特許請求の範囲【請求項１】
第１絶縁層および前記第１絶縁層内の第１導電パターンを含む第１再配線層と、
前記第１再配線層の下面上に配置される第１接続端子と、
前記第１再配線層の上面上に配置される積層型メモリモジュールと、
前記積層型メモリモジュール上に配置され、第２絶縁層および前記第２絶縁層内の第２導電パターンを含む第２再配線層と、
前記第２再配線層の下面上に配置され、前記積層型メモリモジュールと接触する第１バンプと、
前記第２再配線層の上面上に配置される第１半導体チップと、
前記第１再配線層と前記第２再配線層の間に配置され、前記積層型メモリモジュールから離隔するダミー構造体と、を含むことを特徴とする半導体パッケージ。
続きを表示（約 1,500 文字）【請求項２】
前記第１接続端子は複数で配列され、
複数の前記第１接続端子が離隔する距離は５０μｍ～７５μｍであることを特徴とする請求項１に記載の半導体パッケージ。
【請求項３】
前記第１再配線層の上面と平行な方向で、前記第１接続端子の幅は１００μｍ～１５０μｍであることを特徴とする請求項１に記載の半導体パッケージ。
【請求項４】
前記ダミー構造体は複数であり、
複数の前記ダミー構造体は前記積層型メモリモジュールの周囲に配置されることを特徴とする請求項１に記載の半導体パッケージ。
【請求項５】
前記第２再配線層上に配置され、前記第１半導体チップの一側に配置される第２半導体チップをさらに含み、
前記第１半導体チップは前記第２半導体チップとは異なることを特徴とする請求項１に記載の半導体パッケージ。
【請求項６】
前記ダミー構造体は第１サブダミー構造体と、第２サブダミー構造体を含み、
前記第１再配線層の上面と平行な方向で、前記第１サブダミー構造体の幅は前記第２サブダミー構造体の幅よりも大きいことを特徴とする請求項１に記載の半導体パッケージ。
【請求項７】
前記第１再配線層の上面と垂直な方向で、前記第１再配線層の厚さは３０μｍ～１０００μｍであることを特徴とする請求項１に記載の半導体パッケージ。
【請求項８】
第１絶縁層および前記第１絶縁層内の第１導電パターンを含む第１再配線層と、
前記第１再配線層の下面上に配置される第１接続端子と、
前記第１再配線層の上面上に配置される積層型メモリモジュールと、
前記積層型メモリモジュール上に配置され、第２絶縁層および前記第２絶縁層内の第２導電パターンを含む第２再配線層と、
前記第２再配線層の上面上に配置される第１半導体チップと、
前記第１半導体チップの下面上に配置され、前記第１半導体チップと前記第２再配線層を電気的に接続する第１バンプと、
前記第１再配線層と前記第２再配線層の間に配置され、前記積層型メモリモジュールから離隔するダミー構造体と、を含むことを特徴とする半導体パッケージ。
【請求項９】
前記積層型メモリモジュールは前記第２再配線層の下面と接触することを特徴とする請求項８に記載の半導体パッケージ。
【請求項１０】
第１絶縁層および前記第１絶縁層内の第１導電パターンを含む第１再配線層と、
前記第１再配線層の下面上に配置され、メインボードと電気的に接続される第１接続端子と、
前記第１再配線層の上面上に配置される積層型メモリモジュールと、
前記積層型メモリモジュール上に配置され、第２絶縁層および前記第２絶縁層内の第２導電パターンを含む第２再配線層と、
前記第２再配線層の下面上に配置され、前記積層型メモリモジュールと接触する第１バンプであって、前記第２再配線層の下面上に配置される第１ピラー層と、前記第１ピラー層上に配置される第１はんだ層を含む第１バンプと、
前記第２再配線層の上面上に配置される第１半導体チップと、
前記第１再配線層と前記第２再配線層の間に配置されるビアと、
前記第１再配線層と前記第２再配線層の間に配置され、前記積層型メモリモジュールの周囲に配置される複数のダミー構造体と、を含み、
前記ダミー構造体のそれぞれは前記第１再配線層の上面および前記第２再配線層の下面と接触することを特徴とする半導体パッケージ。

発明の詳細な説明【技術分野】
【０００１】
本発明は、半導体パッケージに関する。より具体的には、本発明は、３次元積層型メモリモジュールを含む半導体パッケージに関する。
続きを表示（約 2,800 文字）【背景技術】
【０００２】
電子産業の発達につれて、電子部品の高機能化、高速化、および小型化への要求が増大している。このような傾向に対応して一つのパッケージ基板に複数の半導体チップを積層して実装するか、パッケージの上にパッケージを積層する方法が用いられる。例えば、パッケージインパッケージ（ＰＩＰ；ｐａｃｋａｇｅ－ｉｎ－ｐａｃｋａｇｅ）型半導体パッケージ、パッケージオンパッケージ（ＰＯＰ；ｐａｃｋａｇｅ－ｏｎ－ｐａｃｋａｇｅ）型半導体パッケージ、または３次元に積層されたメモリセルを備える３次元半導体パッケージが提案されている。
【先行技術文献】
【特許文献】
【０００３】
特開２０１９－３６７２３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする技術的課題は、製品信頼性が向上した半導体パッケージを提供することにある。
本発明の技術的課題は、以上で言及した技術的課題に限定されず、言及されていない他の技術的課題は以下の記載から当業者に明確に理解され得る。
【課題を解決するための手段】
【０００５】
上記課題を解決するためになされた本発明の一態様による半導体パッケージは、第１絶縁層および第１絶縁層内の第１導電パターンを含む第１再配線層、第１再配線層の下面上に配置される第１接続端子、第１再配線層の上面上に配置される積層型メモリモジュール、積層型メモリモジュール上に配置され、第２絶縁層および前記第２絶縁層内の第２導電パターンを含む第２再配線層、第２再配線層の下面上に配置され、積層型メモリモジュールと接触する第１バンプ、第２再配線層の上面上に配置される第１半導体チップ、および第１再配線層と前記第２再配線層の間に配置され、積層型メモリモジュールから離隔するダミー構造体を含む。
【０００６】
上記課題を解決するためになされた本発明の他の態様による半導体パッケージは、第１絶縁層および第１絶縁層内の第１導電パターンを含む第１再配線層、第１再配線層の下面上に配置される第１接続端子、第１再配線層の上面上に配置される積層型メモリモジュール、積層型メモリモジュール上に配置され、第２絶縁層および第２絶縁層内の第２導電パターンを含む第２再配線層、第２再配線層の上面上に配置される第１半導体チップ、第１半導体チップの下面上に配置され、第１半導体チップと第２再配線層を電気的に接続する第１バンプおよび第１再配線層、および第２再配線層の間に配置され、積層型メモリモジュールから離隔するダミー構造体を含む。
【０００７】
上記課題を解決するためになされた本発明のさらに他の態様による半導体パッケージは、第１絶縁層および第１絶縁層内の第１導電パターンを含む第１再配線層、第１再配線層の下面上に配置され、メインボードと電気的に接続される第１接続端子、第１再配線層の上面上に配置される積層型メモリモジュール、積層型メモリモジュール上に配置され、第２絶縁層および第２絶縁層内の第２導電パターンを含む第２再配線層、第２再配線層の下面上に配置され、積層型メモリモジュールと接触する第１バンプであって、第２再配線層の下面上に配置される第１ピラー層と、第１ピラー層上に配置される第１はんだ層を含む第１バンプ、第２再配線層の上面上に配置される第１半導体チップ、第１再配線層と前記第２再配線層の間に配置されるビア、および第１再配線層と第２再配線層の間に配置され、積層型メモリモジュールの周囲に配置される複数のダミー構造体を含み、ダミー構造体それぞれは第１再配線層の上面および第２再配線層の下面と接触する。
本発明のその他具体的な内容は詳細な説明および図面に含まれている。
【発明の効果】
【０００８】
本発明によれば、第１再配線層と第２再配線層の間に配置された積層型メモリモジュールから離隔してダミー構造体が配置されることにより半導体パッケージのねじれを防止することができる。これにより製品信頼性が向上した半導体パッケージを提供することができる。
【図面の簡単な説明】
【０００９】
いくつかの実施形態による電子装置を説明するための図である。
いくつかの実施形態による電子装置を説明するための図である。
図２の半導体パッケージとメインボードを説明するための図である。
いくつかの実施形態による半導体パッケージを説明するための例示的な平面図である。
一実施形態による半導体パッケージを説明するための分解斜視図である。
一実施形態による半導体パッケージを説明するための断面図である。
他の実施形態による半導体パッケージを説明するための断面図である。
また他の実施形態による半導体パッケージを説明するための図である。
また他の実施形態による半導体パッケージを説明するための図である。
また他の実施形態による半導体パッケージを説明するための図である。
また他の実施形態による半導体パッケージを説明するための図である。
また他の実施形態による半導体パッケージを説明するための図である。
図６の半導体パッケージの製造方法を説明するための中間段階図である。
図６の半導体パッケージの製造方法を説明するための中間段階図である。
図６の半導体パッケージの製造方法を説明するための中間段階図である。
図６の半導体パッケージの製造方法を説明するための中間段階図である。
図６の半導体パッケージの製造方法を説明するための中間段階図である。
図６の半導体パッケージの製造方法を説明するための中間段階図である。
図７の半導体パッケージの製造方法を説明するための中間段階図である。
図７の半導体パッケージの製造方法を説明するための中間段階図である。
図７の半導体パッケージの製造方法を説明するための中間段階図である。
図７の半導体パッケージの製造方法を説明するための中間段階図である。
図７の半導体パッケージの製造方法を説明するための中間段階図である。
図７の半導体パッケージの製造方法を説明するための中間段階図である。
【発明を実施するための形態】
【００１０】
図１は、いくつかの実施形態による電子装置を説明するための図である。図２は、いくつかの実施形態による電子装置を説明するための図である。図３は、図２の半導体パッケージとメインボードを説明するための図である。
（【００１１】以降は省略されています）

関連特許