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公開番号2024065043
公報種別公開特許公報(A)
公開日2024-05-14
出願番号2023182003
出願日2023-10-23
発明の名称積層型イメージセンサ
出願人三星電子株式会社,Samsung Electronics Co.,Ltd.
代理人個人,個人,個人
主分類H01L 27/146 20060101AFI20240507BHJP(基本的電気素子)
要約【課題】積層型イメージセンサを提供する。
【解決手段】上部にカラーフィルタアレイ及びマイクロレンズが配され、光電変換領域、及び光電変換領域から転送される電荷を保存するフローティングディフュージョン領域を含む第1半導体基板;第1半導体基板の下部に配され、光電変換領域内の電荷を転送するための転送トランジスタのゲートを含む第1絶縁層;第1絶縁層の下部に配され、第1導電型にドーピングされる第2半導体基板;並びに第2半導体基板の下部に配され、フローティングディフュージョンノードのメタルパッド、及びソースフォロワトランジスタのゲートを含む第2絶縁層;を含み、フローティングディフュージョン領域と、フローティングディフュージョンノードのメタルパッドは、第1絶縁層と第2半導体基板とを貫通するディープコンタクトを介して電気的に連結され、第2半導体基板は、ディープコンタクトを取り囲むウェル領域をさらに含む積層型イメージセンサを含む積層型イメージセンサである。
【選択図】図2
特許請求の範囲【請求項１】
上部に、カラーフィルタアレイ及びマイクロレンズが配され、光電変換領域、及び前記光電変換領域から転送される電荷を保存するフローティングディフュージョン領域を含む第１半導体基板と、
前記第１半導体基板の下部に配され、前記光電変換領域内の電荷を転送するための転送トランジスタのゲートを含む第１絶縁層と、
前記第１絶縁層の下部に配され、第１導電型にドーピングされる第２半導体基板と、
前記第２半導体基板の下部に配され、フローティングディフュージョンノードのメタルパッド、及びソースフォロワトランジスタのゲートを含む第２絶縁層と、を含み、
前記フローティングディフュージョン領域と、前記フローティングディフュージョンノードのメタルパッドは、前記第１絶縁層と前記第２半導体基板とを貫通するディープコンタクトを介して電気的に連結され、
前記第２半導体基板は、前記ディープコンタクトを取り囲むウェル領域をさらに含む、積層型イメージセンサ。
続きを表示（約 1,000 文字）【請求項２】
前記ウェル領域は、第２導電型にドーピングされた、請求項１に記載の積層型イメージセンサ。
【請求項３】
前記第２導電型は、ｎ型である、請求項２に記載の積層型イメージセンサ。
【請求項４】
前記ウェル領域は、前記フローティングディフュージョンノードをゲート端に入力されるソースフォロワトランジスタのソース領域と電気的に連結される、請求項１に記載の積層型イメージセンサ。
【請求項５】
前記第２絶縁層は、
前記ウェル領域に垂直した第１垂直コンタクトと、
前記ソース領域に垂直した第２垂直コンタクトと、
前記第１垂直コンタクトと前記第２垂直コンタクトとを連結するメタルパッドと、をさらに含む、請求項４に記載の積層型イメージセンサ。
【請求項６】
前記ウェル領域は、導電性を有する材質でもって提供される、請求項１に記載の積層型イメージセンサ。
【請求項７】
多数のピクセルが二次元アレイ構造において、上部領域に配され、第１絶縁層が下部領域に配された第１半導体チップと、
少なくとも１つのトランジスタを含み、前記多数のピクセルによるピクセル信号を出力し、第２絶縁層が下部領域に配された第２半導体チップと、
前記ピクセル信号を処理する回路を含む第３半導体チップと、を含み、
前記第１半導体チップと、前記第２半導体チップは、垂直方向に延長されるディープコンタクトを介して電気的に連結され、
前記ディープコンタクトを取り囲み、前記第２半導体チップ内において、第１不純物でドーピングされた第１ウェル領域は、前記少なくとも１つのトランジスタのソース領域と電気的に連結される、積層型イメージセンサ。
【請求項８】
前記第２半導体チップは、第２不純物でドーピングされ、前記第１ウェル領域を取り囲む第２ウェル領域をさらに含み、
前記第１ウェル領域と前記第２ウェル領域は、同じ高さに提供される、請求項７に記載の積層型イメージセンサ。
【請求項９】
前記第１ウェル領域は、ソースフォロワトランジスタのソース領域と電気的に連結される、請求項７に記載の積層型イメージセンサ。
【請求項１０】
前記第１不純物は、Ｎ－タイプ不純物であり、前記第２不純物はＰ－タイプ不純物である、請求項８に記載の積層型イメージセンサ。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は、積層型ＣＭＯＳイメージセンサに関する。
続きを表示（約 2,000 文字）【背景技術】
【０００２】
一般的に、ＣＭＯＳイメージセンサ（ＣＩＳ：ＣＭＯＳ（complementary metal oxide semiconductor） image sensor）は、ピクセル領域とロジック領域とを含むものでもある。該ピクセル領域には、複数個のピクセルが二次元アレイ構造に配列され、該ピクセルを構成する単位ピクセルは、１つのフォトダイオードと、ピクセルトランジスタとを含むものでもある。該ピクセルトランジスタは、例えば、転送トランジスタ、リセットトランジスタ、ソースフォロワトランジスタ及び選択トランジスタを含むものでもある。該ロジック領域には、ピクセル領域からのピクセル信号を処理するためのロジック素子が配されうる。最近、該ピクセル領域と該ロジック領域とをそれぞれのチップに形成し、２個のチップ、またはそれ以上を積層した構造のＣＭＯＳイメージセンサ（ＣＩＳ）が開発されている。積層構造のＣＭＯＳイメージセンサ（ＣＩＳ）は、該ピクセル領域における、ピクセル数の極大化を介する高画質具現と、ロジック領域における、ロジック素子性能の最適化とに寄与することができる。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明の技術的思想が解決しようとする課題は、高いコンバージョンゲイン（conversion gain）を確保することができるイメージセンサを提供することである。
【課題を解決するための手段】
【０００４】
前述の技術的課題を達成するための本発明の技術的思想によるイメージセンサが開示される。
【０００５】
前記イメージセンサは、上部にカラーフィルタアレイ及びマイクロレンズが配され、光電変換領域、及び前記光電変換領域から転送される電荷を保存するフローティングディフュージョン領域を含む第１半導体基板；前記第１半導体基板の下部に配され、前記光電変換領域内の電荷を転送するための転送トランジスタのゲートを含む第１絶縁層；前記第１絶縁層の下部に配され、第１導電型にドーピングされる第２半導体基板；及び前記第２半導体基板の下部に配され、フローティングディフュージョンノードのメタルパッド、及びソースフォロワトランジスタのゲートを含む第２絶縁層；を含み、前記フローティングディフュージョン領域と、前記フローティングディフュージョンノードのメタルパッドは、前記第１絶縁層と前記第２半導体基板とを貫通するディープコンタクトを介して電気的に連結され、前記第２半導体基板は、前記ディープコンタクトを取り囲むウェル領域と、をさらに含むものでもある。
【０００６】
前記技術的課題を達成するための本発明の技術的思想によるイメージセンサが開示される。
【０００７】
前記イメージセンサは、多数のピクセルが二次元アレイ構造で上部領域に配され、第１絶縁層が下部領域に配された第１半導体チップ；少なくとも１つのトランジスタを含み、前記多数のピクセルによるピクセル信号を出力し、第２絶縁層が下部領域に配された第２半導体チップ；及び前記ピクセル信号を処理する回路を含む第３半導体チップ；を含み、前記第１半導体チップと、前記第２半導体チップは、垂直方向に延長されるディープコンタクトを介して電気的に連結され、前記ディープコンタクトを取り囲む第１不純物でドーピングされた第１ウェル領域は、前記少なくとも１つのトランジスタのソース領域と電気的に連結されうる。
【０００８】
前記技術的課題を達成するための本発明の技術的思想によるイメージセンサが開示される。
【０００９】
前記イメージセンサは、複数のピクセルが配列されたピクセルアレイ；前記ピクセルアレイにブースティング信号を提供するロウドライバ；前記ロウドライバによって選択されたロウラインのピクセルから出力されたピクセル信号をリードアウトするリードアウト回路；を含み、前記複数のピクセルそれぞれは、フォトダイオード、前記フォトダイオードに連結される転送トランジスタ、前記フォトダイオードで生成された電荷を蓄積するフローティングディフュージョンノード、前記転送トランジスタの出力端に連結されるディープコンタクトキャパシタ、及び一端がピクセル電圧と連結され、ゲートが前記フローティングディフュージョンノードと連結され、ソースが前記ディープコンタクトキャパシタに連結されるソースフォロワトランジスタを含むものでもある。
【発明の効果】
【００１０】
本発明の技術的思想によるイメージセンサによれば、積層型イメージセンサの互いに異なる層間を連結するディープコンタクトのキャパシタンスを低減させることができる。
（【００１１】以降は省略されています）

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