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公開番号2024058579
公報種別公開特許公報(A)
公開日2024-04-25
出願番号2023132630
出願日2023-08-16
発明の名称半導体装置及びこれを含む電子システム
出願人三星電子株式会社,Samsung Electronics Co.,Ltd.
代理人個人,個人,個人
主分類H10B 41/20 20230101AFI20240418BHJP()
要約【課題】電気的特性及び信頼度が向上された半導体装置及びこれを含む電子システムを提供する。
【解決手段】本発明概念の一部の実施形態による半導体装置は互いに交互に積層される第1絶縁パターン及び第1導電パターンを含む第1ゲート積層構造体と、前記第1ゲート積層構造体を貫通する第1メモリ部を含むメモリチャンネル構造体と、前記第1メモリ部と同一なレベルに配置される第1貫通部を含む貫通コンタクトと、前記第1メモリ部及び前記第1貫通部と同一なレベルに配置される第1連結部を含む連結コンタクトと、を含む。前記第1メモリ部の最小幅は前記第1貫通部の最小幅及び前記第1連結部の最小幅より小さい。
【選択図】図2B
特許請求の範囲【請求項１】
互いに交互に積層される第１絶縁パターン及び第１導電パターンを含む第１ゲート積層構造体と、
前記第１ゲート積層構造体を貫通する第１メモリ部を含むメモリチャンネル構造体と、
前記第１メモリ部と同一なレベルに配置される第１貫通部を含む貫通コンタクトと、
前記第１メモリ部及び前記第１貫通部と同一なレベルに配置される第１連結部を含む連結コンタクトと、を含み、
前記第１メモリ部の最小幅は、前記第１貫通部の最小幅及び前記第１連結部の最小幅より小さい半導体装置。
続きを表示（約 1,100 文字）【請求項２】
前記第１メモリ部の幅は、レベルが低くなるほど、小さくなる請求項１に記載の半導体装置。
【請求項３】
前記第１メモリ部の前記最小幅と前記第１貫通部の前記最小幅の差は、８０ｎｍ以上である請求項１に記載の半導体装置。
【請求項４】
前記第１ゲート積層構造体の下に配置され、互いに交互に積層される第２絶縁パターン及び第２導電パターンを含む第２ゲート積層構造体をさらに含み、
前記第１メモリ部、前記第１貫通部、及び前記第１連結部は、前記第２ゲート積層構造体より高いレベルに配置される請求項１に記載の半導体装置。
【請求項５】
前記メモリチャンネル構造体は、前記第２ゲート積層構造体を貫通する第２メモリ部を含み、
前記貫通コンタクトは、前記第２メモリ部と同一なレベルに配置される第２貫通部を含み、
前記連結コンタクトは、前記第２メモリ部及び前記第２貫通部と同一なレベルに配置される第２連結部を含み、
前記第２メモリ部の最小幅は、前記第２貫通部の最小幅及び前記第２連結部の最小幅より小さい請求項４に記載の半導体装置。
【請求項６】
前記第２メモリ部及び前記第２貫通部は、前記第２ゲート積層構造体を貫通する請求項５に記載の半導体装置。
【請求項７】
前記第１絶縁パターンは、前記第２ゲート積層構造体に連結される連結絶縁パターンを含み、
前記連結絶縁パターンは、前記貫通コンタクトの前記第１貫通部に接する連結絶縁屈曲面を含む請求項４に記載の半導体装置。
【請求項８】
前記連結絶縁屈曲面は、前記貫通コンタクトに向かって膨らんでいる請求項７に記載の半導体装置。
【請求項９】
前記第１貫通部は、前記連結絶縁屈曲面に接する貫通屈曲面を含む請求項７に記載の半導体装置。
【請求項１０】
互いに交互に積層される第１絶縁パターン及び第１導電パターンを含む第１ゲート積層構造体と、
前記第１ゲート積層構造体の下に配置され、互いに交互に積層される第２絶縁パターン及び第２導電パターンを含む第２ゲート積層構造体と、
前記第１ゲート積層構造体を貫通する第１メモリ部及び前記第２ゲート積層構造体を貫通する第２メモリ部を含むメモリチャンネル構造体と、
前記第１メモリ部と同一なレベルに配置される第１貫通部及び前記第２メモリ部と同一なレベルに配置される第２貫通部を含む貫通コンタクトと、を含み、
前記第１貫通部は、前記第２貫通部と連結される第１貫通屈曲面を含み、
前記第１貫通屈曲面の間の距離は、レベルが低くなるほど、増加する半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明概念の実施形態は半導体装置及びこれを含む電子システムに関し、より詳細には貫通コンタクトを含む半導体装置及びこれを含む電子システムに関するものである。
続きを表示（約 2,100 文字）【背景技術】
【０００２】
小型化、多機能化、及び／又は低い製造単価等の特性によって半導体素子は電子産業で重要な要素として脚光を浴びている。半導体素子は論理データを格納する半導体記憶素子、論理データを演算処理する半導体論理素子、及び記憶要素と論理要素を含むハイブリッド（ｈｙｂｒｉｄ）半導体素子等に区分されることができる。
【０００３】
最近、電子機器の高速化、低消費電力化に応じて、これに内装される半導体素子もやはり速い動作速度及び／又は低い動作電圧等が要求されており、これを充足させるためにはより高集積化された半導体素子が必要である。但し、半導体素子の高集積化が深化されるほど、半導体素子の電気的特性及び生産収率が減少することができる。したがって、半導体素子の電気的特性及び生産収率を向上させるための多い研究が進行されている。
【先行技術文献】
【特許文献】
【０００４】
米国特許第１０，６３６，８０６Ｂ２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の目的は電気的特性及び信頼度が向上された半導体装置及びこれを含む電子システムを提供することにある。
【課題を解決するための手段】
【０００６】
一部の実施形態による半導体装置は、互いに交互に積層される第１絶縁パターン及び第１導電パターンを含む第１ゲート積層構造体と、前記第１ゲート積層構造体を貫通する第１メモリ部を含むメモリチャンネル構造体と、前記第１メモリ部と同一なレベルに配置される第１貫通部を含む貫通コンタクトと、前記第１メモリ部及び前記第１貫通部と同一なレベルに配置される第１連結部を含む連結コンタクトと、を含み、前記第１メモリ部の最小幅は前記第１貫通部の最小幅及び前記第１連結部の最小幅より小さいことができる。
【０００７】
一部の実施形態による半導体装置は、互いに交互に積層される第１絶縁パターン及び第１導電パターンを含む第１ゲート積層構造体と、前記第１ゲート積層構造体の下に配置され、互いに交互に積層される第２絶縁パターン及び第２導電パターンを含む第２ゲート積層構造体と、前記第１ゲート積層構造体を貫通する第１メモリ部及び前記第２ゲート積層構造体を貫通する第２メモリ部を含むメモリチャンネル構造体と、前記第１メモリ部と同一なレベルに配置される第１貫通部及び前記第２メモリ部と同一なレベルに配置される第２貫通部を含む貫通コンタクトと、を含み、前記第１貫通部は前記第２貫通部と連結される第１貫通屈曲面を含み、前記第１貫通屈曲面の間の距離はレベルが低くなるほど、増加することができる。
【０００８】
一部の実施形態による電子システムはメイン基板と、前記メイン基板の上の半導体装置と、前記メイン基板上で前記半導体装置と電気的に連結されるコントローラを含み、前記半導体装置は、互いに交互に積層される第１絶縁パターン及び第１導電パターンを含む第１ゲート積層構造体と、前記第１ゲート積層構造体を貫通する第１メモリ部を含むメモリチャンネル構造体と、前記第１メモリ部と同一なレベルに配置される第１貫通部を含む貫通コンタクトと、前記第１メモリ部及び前記第１貫通部と同一なレベルに配置される第１連結部を含む連結コンタクトと、前記第１メモリ部、前記第１貫通部、及び前記第１連結部と同一なレベルに配置される第１支持部を含む支持構造体と、を含み、前記第１メモリ部の最小幅は前記第１貫通部の最小幅、前記第１連結部の最小幅、及び前記第１支持部の最小幅より小さく、前記メモリチャンネル構造体の最上部のレベルは前記支持構造体の最上部のレベルより低く、前記支持構造体の前記最上部のレベルは前記貫通コンタクトの最上部のレベル及び前記連結コンタクトの最上部のレベルより低いことができる。
【０００９】
一部の実施形態による半導体装置の製造方法は、互いに交互に積層された第１絶縁膜及び第１犠牲膜を含む第１積層構造体を形成することと、前記第１絶縁膜及び前記第１犠牲膜をパターニングして前記第１積層構造体の第１積層階段構造を形成することと、前記第１積層構造体の前記第１積層階段構造を覆う第１階段絶縁膜を形成することと、前記第１積層構造体を貫通するチャンネルホール、前記第１積層構造体を貫通する貫通ホール、及び前記第１階段絶縁膜を貫通する連結ホールを形成することと、前記チャンネルホール内にメモリチャンネル構造体を形成することと、前記貫通ホール及び前記連結ホールを拡張させることと、貫通コンタクト及び連結コンタクトを形成することと、を含むことができる。
【発明の効果】
【００１０】
本発明概念の実施形態による半導体装置及びこれを含む電子システムは、連結コンタクト及び貫通コンタクトが相対的に大きい幅を有することによって、連結コンタクト及び貫通コンタクトの抵抗が改善されることができる。
（【００１１】以降は省略されています）

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