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公開番号2024061655
公報種別公開特許公報(A)
公開日2024-05-07
出願番号2023178903
出願日2023-10-17
発明の名称メモリ装置及びそれを含む半導体パッケージ
出願人三星電子株式会社,Samsung Electronics Co.,Ltd.
代理人個人,個人,個人
主分類H01L 25/07 20060101AFI20240425BHJP(基本的電気素子)
要約【課題】メモリ装置及びそれを含む半導体パッケージを提供する。
【解決手段】半導体パッケージ10は、パッド513を含むパッケージ基板510と、パッケージ基板上で積層された第1、第2半導体チップ100、200を含むメモリ装置50と、第1半導体チップとパッケージ基板とを電気的に連結する第1チップ連結部材310と、を含む。第1、第2半導体チップは、メモリセルを有するセル構造物120、220と、外部信号をインターフェースする第1周辺回路構造物130と、ボンディングパッド141、241と、第1周辺回路構造物と垂直に重畳され、第1チップ連結部材を通じて、パッドに電気的に連結された入出力パッド145とを含み、第1半導体チップのX方向に沿った長さは、第2半導体チップのそれより長く、第1周辺回路構造物の一部は、第2半導体チップと垂直に重畳されないように、第2半導体チップの第1側壁291から第1側方向に突出する。
【選択図】図1
特許請求の範囲【請求項１】
第１パッドを含むパッケージ基板と、
前記パッケージ基板上に配置され、垂直方向に積層された第１半導体チップ及び第２半導体チップを含む第１メモリ装置と、
前記第１半導体チップと前記パッケージ基板とを電気的に連結する第１チップ連結部材と、を含み、
前記第１半導体チップは、
データを保存するためのメモリセルを有する第１セル構造物と、
外部から提供された信号をインターフェースする第１周辺回路構造物と、
第１ボンディングパッドと、
前記第１周辺回路構造物と垂直に重畳され、前記第１チップ連結部材を通じて、前記パッケージ基板の前記第１パッドに電気的に連結された第１入出力パッドと、を含み、
前記第２半導体チップは、
データを保存するためのメモリセルを有する第２セル構造物と、
前記第１ボンディングパッドに連結される第２ボンディングパッドと、を含み、
前記第１周辺回路構造物の少なくとも一部は、前記第２半導体チップと垂直に重畳されないように、前記第２半導体チップの第１側壁から第１側方向に突出した、半導体パッケージ。
続きを表示（約 1,400 文字）【請求項２】
前記第１周辺回路構造物の周辺回路は、前記第１セル構造物の回路及び前記第２セル構造物の回路に電気的に連結されたことを特徴とする請求項１に記載の半導体パッケージ。
【請求項３】
前記第１半導体チップは、前記パッケージ基板と前記第２半導体チップとの間にあり、
前記第１チップ連結部材は、前記第１入出力パッドと前記パッケージ基板の前記第１パッドとの間で延長された導電性ワイヤを含むことを特徴とする請求項１に記載の半導体パッケージ。
【請求項４】
前記第１ボンディングパッド及び前記第２ボンディングパッドは、直接結合されたことを特徴とする請求項１に記載の半導体パッケージ。
【請求項５】
前記第１ボンディングパッドと前記第２ボンディングパッドとの間に配置された連結バンプをさらに含むことを特徴とする請求項１に記載の半導体パッケージ。
【請求項６】
前記第１周辺回路構造物の一部は、前記第２半導体チップと垂直に重畳されないように、前記第２半導体チップの第２側壁から第２側方向に突出し、前記第２側方向は、前記第１側方向と互いに異なっていることを特徴とする請求項１に記載の半導体パッケージ。
【請求項７】
前記第１メモリ装置上に配置され、前記垂直方向に積層された第３半導体チップ及び第４半導体チップを含む第２メモリ装置と、
前記第３半導体チップと前記パッケージ基板の第２パッドとを電気的に連結する第２チップ連結部材と、をさらに含み、
前記第３半導体チップは、
データを保存するためのメモリセルを有する第３セル構造物と、
外部から提供された信号をインターフェースする第２周辺回路構造物と、
第３ボンディングパッドと、
前記第２周辺回路構造物と垂直に重畳され、前記第２チップ連結部材を通じて、前記パッケージ基板の前記第２パッドに電気的に連結された第２入出力パッドと、を含み、
前記第４半導体チップは、
データを保存するためのメモリセルを有する第４セル構造物と、
前記第３ボンディングパッドに連結される第４ボンディングパッドと、を含み、
前記第３半導体チップの前記第１側方向に沿った長さは、前記第４半導体チップの前記第１側方向に沿った長さより長いことを特徴とする請求項１に記載の半導体パッケージ。
【請求項８】
前記第２半導体チップは、前記パッケージ基板と前記第１半導体チップとの間にあり、
前記第１チップ連結部材は、前記第１入出力パッドと前記パッケージ基板の前記第１パッドとの間で延長された導電性ピラーを含むことを特徴とする請求項１に記載の半導体パッケージ。
【請求項９】
前記第１半導体チップと前記パッケージ基板との間、及び前記第２半導体チップと前記パッケージ基板との間に配置されたアンダーフィル物質層をさらに含むことを特徴とする請求項８に記載の半導体パッケージ。
【請求項１０】
前記第１半導体チップに連結され、前記導電性ピラーを挟んで、前記第２半導体チップから前記第１側方向に離隔された他の半導体チップをさらに含み、
前記第１周辺回路構造物の周辺回路は、前記他の半導体チップのセル構造物の回路に電気的に連結されたことを特徴とする請求項８に記載の半導体パッケージ。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は、メモリ装置及びそれを含む半導体パッケージに関する。
続きを表示（約 3,000 文字）【背景技術】
【０００２】
電子産業の飛躍的な発展及びユーザの要求によって、電子機器は、より一層小型化、多機能化及び高容量化されている。これにより、電子機器に搭載される半導体パッケージに多数の半導体チップを搭載し、半導体パッケージの高性能化または高容量化を図っている。例えば、１つのパッケージ基板上に複数の種類の半導体チップを並んで（ｓｉｄｅｂｙｓｉｄｅ）実装したり、１つのパッケージ基板上に半導体チップを垂直に積層したりする方法が利用されている。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明が解決しようとする課題は、高容量のメモリ装置を提供することである。
本発明が解決しようとする他の課題は、メモリ装置を含む半導体パッケージを提供することである。
【課題を解決するための手段】
【０００４】
前述の課題を解決するために、本発明の技術的思想は、第１パッドを含むパッケージ基板と、パッケージ基板上に配置され、垂直方向に積層された第１半導体チップ及び第２半導体チップを含む第１メモリ装置と、第１半導体チップとパッケージ基板とを電気的に連結する第１チップ連結部材と、を含み、第１半導体チップは、データを保存するためのメモリセルを有する第１セル構造物と、外部から提供された信号をインターフェースする第１周辺回路構造物と、第１ボンディングパッドと、第１周辺回路構造物と垂直に重畳され、第１チップ連結部材を通じて、パッケージ基板の第１パッドに電気的に連結された第１入出力パッドと、を含み、第２半導体チップは、データを保存するためのメモリセルを有する第２セル構造物と、第１ボンディングパッドに連結される第２ボンディングパッドと、を含み、第１周辺回路構造物の少なくとも一部は、第２半導体チップと垂直に重畳されないように、第２半導体チップの第１側壁から第１側方向に突出した、半導体パッケージを提供する。
【０００５】
前述の課題を解決するために、本発明の技術的思想は、第１パッドを含むパッケージ基板と、パッケージ基板上に配置され、パッケージ基板上の第１半導体チップ、及び第１半導体チップ上の第２半導体チップを含むメモリ装置と、第１半導体チップとパッケージ基板とを電気的に連結する導電性ワイヤと、を含み、第１半導体チップは、データを保存するためのメモリセルを有する第１セル構造物と、外部から提供された信号をインターフェースする第１周辺回路構造物と、第１ボンディングパッド及び導電性ワイヤを通じて、パッケージ基板の第１パッドに電気的に連結された第１入出力パッドを含み、第１入出力パッドが第１周辺回路構造物と垂直に重畳された、第１配線構造物と、を含み、第２半導体チップは、データを保存するためのメモリセルを有する第２セル構造物と、第１ボンディングパッドに直接結合された第２ボンディングパッドを含む第２配線構造物と、を含み、第１周辺回路構造物の少なくとも一部は、第２半導体チップと垂直に重畳されないように、第２半導体チップの第１側壁から第１側方向に突出し、第２半導体チップの厚みは、第１半導体チップの厚みより薄い、半導体パッケージを提供する。
【０００６】
前述の課題を解決するために、本発明の技術的思想は、データを保存するためのメモリセルを有する第１セル構造物、外部から提供された信号をインターフェースする第１周辺回路構造物、第１ボンディングパッド及び第１入出力パッドを含み、第１入出力パッドが第１周辺回路構造物と垂直に重畳された、第１半導体チップと、第１半導体チップ上に積層された第２半導体チップであって、データを保存するためのメモリセルを有する第２セル構造物、及び第１ボンディングパッドに連結される第２ボンディングパッドを含む、第２半導体チップと、を含み、第１半導体チップの第１側方向に沿った長さは、第２半導体チップの第１側方向に沿った長さより長く、第１周辺回路構造物の少なくとも一部は、第２半導体チップと垂直に重畳されないように、第２半導体チップの第１側壁から第１側方向に突出した、メモリ装置を提供する。
【発明の効果】
【０００７】
本発明の例示的な実施形態によれば、メモリ装置は、第１半導体チップ及び第２半導体チップを含み、第１半導体チップの第１周辺回路が、第１半導体チップのセル構造物の回路及び第２半導体チップのセル構造物の回路を制御するように構成される。多数の半導体チップで構成されたメモリ装置は、単一のデバイスとして活用されるので、メモリ装置の高容量化を達成することができる。さらに、メモリ装置において、第１半導体チップ及び第２半導体チップが垂直方向に積層されるので、メモリ装置は、高容量のメモリを有し、かつ小型のフットプリントを有することができる。
【図面の簡単な説明】
【０００８】
本発明の例示的な実施形態による半導体パッケージを示す断面図である。
本発明の例示的な実施形態による半導体パッケージを示す平面図である。
本発明の例示的な実施形態によるメモリ装置の第１半導体チップを示す平面図である。
図１のメモリ装置の構成を説明するためのブロック図である。
図１のメモリ装置の構成を説明するためのブロック図である。
本発明の例示的な実施形態による半導体パッケージの製造方法を示す断面図である。
本発明の例示的な実施形態による半導体パッケージの製造方法を示す断面図である。
本発明の例示的な実施形態による半導体パッケージの製造方法を示す断面図である。
本発明の例示的な実施形態による半導体パッケージの製造方法を示す断面図である。
本発明の例示的な実施形態による半導体パッケージの製造方法を示す断面図である。
本発明の例示的な実施形態によるメモリ装置を示す平面図である。
本発明の例示的な実施形態によるメモリ装置を示す平面図である。
本発明の例示的な実施形態による半導体パッケージを示す断面図である。
本発明の例示的な実施形態による半導体パッケージを示す断面図である。
本発明の例示的な実施形態による半導体パッケージを示す断面図である。
本発明の例示的な実施形態による半導体パッケージを示す断面図である。
本発明の例示的な実施形態による半導体パッケージを示す断面図である。
本発明の例示的な実施形態による半導体パッケージを含むメモリシステムの一例を示すブロック図である。
【発明を実施するための形態】
【０００９】
以下、添付した図面を参照して、本発明の実施形態について詳細に説明する。図面上の同一構成要素に対しては同一参照符号を使用し、それらに係わる重複説明は省略する。
【００１０】
図１は、本発明の例示的な実施形態による半導体パッケージ１０を示す断面図である。図２は、本発明の例示的な実施形態による半導体パッケージ１０を示す平面図である。図３は、本発明の例示的な実施形態によるメモリ装置５０の第１半導体チップ１００を示す平面図である。
（【００１１】以降は省略されています）

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