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公開番号2025106682
公報種別公開特許公報(A)
公開日2025-07-16
出願番号2024000123
出願日2024-01-04
発明の名称半導体装置および半導体装置の製造方法
出願人Rapidus株式会社
代理人弁理士法人信友国際特許事務所
主分類H10D 84/85 20250101AFI20250709BHJP()
要約【課題】同一の半導体基板上に、プロセスの増加を最小限に抑えて設けられた全周ゲートトランジスタと高耐圧トランジスタとを有する半導体装置を提供する。
【解決手段】半導体基板と、前記半導体基板上に設けられたナノシート積層体と、前記ナノシート積層体を用いて構成された全周ゲートトランジスタと、前記ナノシート積層体を用いて構成されたプレナー型トランジスタとを有し、前記プレナー型トランジスタは、前記ナノシート積層体の上部に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、前記ゲート絶縁膜および前記ゲート電極の両脇における前記ナノシート積層体に設けられたソース/ドレイン拡散層とを備える半導体装置を構成する。
【選択図】図1
特許請求の範囲【請求項１】
半導体基板と、
前記半導体基板上に設けられたナノシート積層体と、
前記ナノシート積層体を用いて構成された全周ゲートトランジスタと、
前記ナノシート積層体を用いて構成されたプレナー型トランジスタとを有し、
前記プレナー型トランジスタは、
前記ナノシート積層体の上部に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
前記ゲート絶縁膜および前記ゲート電極の両脇における前記ナノシート積層体に設けられたソース／ドレイン拡散層とを備える
半導体装置。
続きを表示（約 1,800 文字）【請求項２】
前記全周ゲートトランジスタを構成するナノシート積層体と、前記プレナー型トランジスタを構成するナノシート積層体とは、同一のシリコン層を用いて構成されており、
前記全周ゲートトランジスタは、前記シリコン層の全周を囲むゲート絶縁膜を有し、
前記プレナー型トランジスタのゲート絶縁膜は、前記全周ゲートトランジスタのゲート絶縁膜よりも厚い
請求項１に記載の半導体装置。
【請求項３】
前記全周ゲートトランジスタを構成する前記ナノシート積層体は、複数のシリコン層を間隔を設けて積層した構成のものであり、
前記プレナー型トランジスタを構成する前記ナノシート積層体は、複数のシリコン層と複数のシリコンゲルマニウム層とを交互に積層した構成ものであり、
前記全周ゲートトランジスタを構成するナノシート積層体と、前記プレナー型トランジスタを構成するナノシート積層体とは、同一のシリコン層を用いて構成されている
請求項１に記載の半導体装置。
【請求項４】
前記半導体基板上に複数の前記プレナー型トランジスタを備え、
前記複数のプレナー型トランジスタのうちのｎチャンネルトランジスタは、
前記シリコン層にｎ型チャネル拡散層を有し、
前記ｎ型チャネル拡散層に接して前記ゲート絶縁膜が設けられており、
前記複数のプレナー型トランジスタのうちのｐチャンネルトランジスタは、
前記シリコンゲルマニウム層にｐ型チャネル拡散層を有し、
前記ｐ型チャネル拡散層に接して前記ゲート絶縁膜が設けられている
請求項３に記載の半導体装置。
【請求項５】
前記全周ゲートトランジスタを構成する前記ナノシート積層体は、複数のシリコン層を間隔を設けて積層した構成のものであり、
前記プレナー型トランジスタを構成する前記ナノシート積層体は、複数のシリコン層を積層した構成のものである
請求項１に記載の半導体装置。
【請求項６】
前記プレナー型トランジスタを構成する前記ナノシート積層体は、単結晶シリコン層を積層した構成のものである
請求項５に記載の半導体装置。
【請求項７】
前記全周ゲートトランジスタのゲート電極と、前記プレナー型トランジスタのゲート電極は、同一の電極材料層からなる
請求項１に記載の半導体装置。
【請求項８】
半導体基板上の第１の半導体層と第２の半導体層とを交互に積層したナノシート積層体を形成する工程と、
前記ナノシート積層体上の全周ゲート領域およびプレナー領域に、ゲートパターンを形成する工程と、
前記ゲートパターンをマスクとして、前記全周ゲート領域における前記ナノシート積層体をパターニングし、前記第２の半導体層の露出面からのエピタキシャル成長によってソース／ドレインを形成する工程と、
前記ゲートパターンをマスクとしたイオン注入により、前記プレナー領域の前記ナノシート積層体にソース／ドレイン拡散層を形成する工程と、
前記全周ゲート領域における前記ゲートパターンを除去し、さらに前記第２の半導体層に対して選択的に前記第１の半導体層に除去した後、前記全周ゲート領域に前記第２の半導体層の全周を囲むゲート絶縁膜およびゲート電極を形成する工程と、
前記プレナー領域における前記ナノシート積層体の上部にゲート絶縁膜およびゲート電極を形成する工程とを有する
半導体装置の製造方法。
【請求項９】
前記ゲートパターンは、前記ナノシート積層体に接して設けられた絶縁層とその上部の電極層と有し、
前記プレナー領域には、前記絶縁層からなるゲート絶縁膜と前記電極層からなるゲート電極とを形成する
請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記ナノシート積層体上に前記ゲートパターンを形成する前に、前記プレナー領域における前記ナノシート積層体の表面層に、チャネル拡散層を形成する工程を有する
請求項８に記載の半導体装置の製造方法。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関する。
続きを表示（約 3,000 文字）【背景技術】
【０００２】
半導体装置および半導体装置の製造方法に関する技術として、下記非特許文献１には、バルクＦｉｎＦＥＴとバルクプレナーＦＥＴとを同一のウェハ上に設けた構成のものが開示されている。また、下記非特許文献１には、この様な構成の半導体装置の製造プロセスとして、窒化シリコンハードマスクを用いてシリコン基板をパターニングした後、ポリシリコンゲート電極をマスクとしてプレナーＦＥＴ領域のハードマスクを除去することが記載されている。
【先行技術文献】
【非特許文献】
【０００３】
Hirohisa Kawasaki、外１７名、“Embedded Bulk FinFET SRAM Cell Technology with Planar FET Peripheral Circuit for hp32 nm node and beyond”、発行日13-15 June 2006、学会誌名2006 Symposium on VLSI Technology, 2006. Digest of Technical Papers、［検索日2023年10月18日検索］、インターネット＜URL：https://ieeexplore.ieee.org/document/1705221/metrics#metrics＞
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、半導体装置のさらなる高機能化を目的として、ナノシート構造の半導体薄膜の全周を、ゲート絶縁膜とゲート電極で囲んだ構成の全周ゲートトランジスタ（Gate All Around（GAA）FET）が提案されている。このような全周ゲートトランジスタは、ゲート絶縁膜がごく薄いものであるため耐圧特性が低い。しかしながら、半導体装置の回路設計においては、入出力回路のような耐圧特性の高い回路を構成するための高耐圧トランジスタが必須である。また、ウェハコストの削減および回路設計の互換性を得るためには、同一の半導体基板上に、プロセスの増加を最小限に抑えて、全周ゲートトランジスタと高耐圧トランジスタとを形成する技術が必要とされている。
【０００５】
そこで本発明は、同一の半導体基板上に、プロセスの増加を最小限に抑えて設けられた全周ゲートトランジスタと高耐圧トランジスタとを有する半導体装置、および半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
このような目的を達成するための本発明は、半導体基板と、半導体基板上に設けられたナノシート積層体と、ナノシート積層体を用いて構成された全周ゲートトランジスタと、ナノシート積層体を用いて構成されたプレナー型トランジスタとを有し、プレナー型トランジスタは、ナノシート積層体の上部に設けられたゲート絶縁膜と、ゲート絶縁膜上に設けられたゲート電極と、ゲート絶縁膜およびゲート電極の両脇におけるナノシート積層体に設けられたソース／ドレイン拡散層とを備える半導体装置である。
【発明の効果】
【０００７】
本発明により、プロセスの増加を最小限に抑えて設けられた全周ゲートトランジスタと高耐圧トランジスタとを有する半導体装置、および半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【０００８】
第１実施形態の半導体装置の要部断面図である。
第１実施形態の半導体装置の製造方法を示す工程図（その１）である。
第１実施形態の半導体装置の製造方法を示す工程図（その２）である。
第１実施形態の半導体装置の製造方法を示す工程図（その３）である。
第１実施形態の半導体装置の製造方法を示す工程図（その４）である。
第１実施形態の半導体装置の製造方法を示す工程図（その５）である。
第１実施形態の半導体装置の製造方法を示す工程図（その６）である。
第１実施形態の半導体装置の製造方法を示す工程図（その７）である。
第１実施形態の半導体装置の製造方法を示す工程図（その８）である。
第１実施形態の半導体装置の製造方法を示す工程図（その９）である。
第１実施形態の半導体装置の製造方法を示す工程図（その１０）である。
第１実施形態の半導体装置の製造方法を示す工程図（その１１）である。
第１実施形態の半導体装置の製造方法を示す工程図（その１２）である。
第１実施形態の半導体装置の製造方法を示す工程図（その１３）である。
第１実施形態の半導体装置の製造方法を示す工程図（その１４）である。
第１実施形態の半導体装置の製造方法を示す工程図（その１５）である。
第１実施形態の半導体装置の製造方法を示す工程図（その１６）である。
第２実施形態の半導体装置の製造方法の特徴部を示す工程図（その１）である。
第２実施形態の半導体装置の製造方法の特徴部を示す工程図（その２）である。
第２実施形態の半導体装置の製造方法の特徴部を示す工程図（その３）である。
第３実施形態の半導体装置の製造方法の特徴部を示す工程図（その１）である。
第３実施形態の半導体装置の製造方法の特徴部を示す工程図（その２）である。
第３実施形態の半導体装置の製造方法の特徴部を示す工程図（その３）である。
第３実施形態の半導体装置の製造方法の特徴部を示す工程図（その４）である。
第３実施形態の半導体装置の製造方法の特徴部を示す工程図（その５）である。
第４実施形態の半導体装置の製造方法の特徴部を示す工程図（その１）である。
第４実施形態の半導体装置の製造方法の特徴部を示す工程図（その２）である。
第５実施形態の半導体装置の要部断面図である。
第５実施形態の半導体装置の製造方法の特徴部を示す工程図（その１）である。
第５実施形態の半導体装置の製造方法の特徴部を示す工程図（その２）である。
第５実施形態の半導体装置の製造方法の特徴部を示す工程図（その３）である。
第５実施形態の半導体装置の製造方法の特徴部を示す工程図（その４）である。
【発明を実施するための形態】
【０００９】
以下、本発明を適用した各実施の形態を図面に基づいて詳細に説明する。なお、以下に説明する各実施の形態においては、同一構成要素には同一の符号を付し、重複する説明は省略する。
【００１０】
≪第１実施形態≫
＜第１実施形態の半導体装置１の構成＞
図１は、第１実施形態の半導体装置１の要部断面図である。図１に示す半導体装置１は、半導体基板１００の一主面上に全周ゲートトランジスタ１ａおよびプレナー型トランジスタ１ｂを有する。図１は、全周ゲートトランジスタ１ａおよびプレナー型トランジスタ１ｂのゲート長方向［Ｌｇ］の断面と、ゲート幅方向［Ｗｄ］の断面とを示している。
（【００１１】以降は省略されています）

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