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公開番号
2024120316
公報種別
公開特許公報(A)
公開日
2024-09-05
出願番号
2023027026
出願日
2023-02-24
発明の名称
半導体装置の製造方法
出願人
富士電機株式会社
代理人
個人
主分類
H01L
21/336 20060101AFI20240829BHJP(基本的電気素子)
要約
【課題】ウェハプロセスで、Vth異常(I-Vカーブ異常)を引き起こす可能性のある欠陥を検出できる半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、半導体基板にMOS構造を含む表面構造を形成し、表面構造を覆う層間絶縁膜を形成し、層間絶縁膜に表面構造に達するコンタクトホールを形成し、表面構造に接し、層間絶縁膜の表面全体を覆う第1Al合金膜を、0.05μm以上0.5μm以下の膜厚で成膜し、第1Al合金膜の表面の欠陥を暗視野で検出し、第1Al合金膜の表面全体を覆う第2Al合金膜を成膜し、第1Al合金膜および第2Al合金膜をパターニングし、第1Al合金膜および第2Al合金膜をアニールし、半導体基板を個片化し、欠陥が検出されなかったチップをピックアップする。
【選択図】図2
特許請求の範囲
【請求項1】
半導体基板にMOS構造を含む表面構造を形成する第1工程と、
前記表面構造を覆う層間絶縁膜を形成する第2工程と、
前記層間絶縁膜に前記表面構造に達するコンタクトホールを形成する第3工程と、
前記表面構造に接し、前記層間絶縁膜の表面全体を覆う第1Al合金膜を、0.05μm以上0.5μm以下の膜厚で成膜する第4工程と、
前記第1Al合金膜の表面の欠陥を暗視野で検出する第5工程と、
前記第1Al合金膜の表面全体を覆う第2Al合金膜を成膜する第6工程と、
前記第1Al合金膜および前記第2Al合金膜をパターニングする第7工程と、
前記第1Al合金膜および前記第2Al合金膜をアニールする第8工程と、
前記半導体基板を個片化し、前記第5工程で欠陥が検出されなかったチップをピックアップする第9工程と、
を含むことを特徴とする半導体装置の製造方法。
続きを表示(約 350 文字)
【請求項2】
前記第4工程では、前記第1Al合金膜を100℃以下の温度で成膜することを特徴とする請求項1に記載の半導体装置の製造方法。
【請求項3】
前記第4工程では、前記第1Al合金膜のAlの結晶粒界の大きさを0.2μm以下に形成することを特徴とする請求項1に記載の半導体装置の製造方法。
【請求項4】
前記第1Al合金膜は、Al膜、AlSi膜またはAlSiCu膜であることを特徴とする請求項1に記載の半導体装置の製造方法。
【請求項5】
前記第6工程では、前記第1Al合金膜と前記第2Al合金膜とを合わせた膜厚が4.5μm以上5.5μm以下となるように前記第2Al合金膜を成膜することを特徴とする請求項1に記載の半導体装置の製造方法。
発明の詳細な説明
【技術分野】
【0001】
この発明は、半導体装置の製造方法に関する。
続きを表示(約 1,600 文字)
【背景技術】
【0002】
従来、電極部が破壊されるのを抑制するため、Al電極となるAl合金膜をスパッタ法で2段階に分けて成膜する半導体装置の製造方法が公知である(例えば、下記特許文献1参照)。また、ゲート絶縁膜の厚さに応じた電圧をゲート絶縁膜に印加して、半導体素子の閾値電圧を測定して、半導体素子の良否を判定する判定工程を備える半導体装置の製造方法が公知である(例えば、下記特許文献2参照)。
【先行技術文献】
【特許文献】
【0003】
特開2005-347313号公報
特開2022-143566号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
従来の半導体装置の製造方法では、ウェハプロセス中に、半導体素子の良否を判定できず、半完成品にするための部材が無駄になるという課題があった。この発明は、ウェハプロセスで、Vth異常(I-Vカーブ異常)を引き起こす可能性のある欠陥を検出できる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【0005】
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、次の特徴を有する。まず、半導体基板にMOS構造を含む表面構造を形成する第1工程を行う。次に、前記表面構造を覆う層間絶縁膜を形成する第2工程を行う。次に、前記層間絶縁膜に前記表面構造に達するコンタクトホールを形成する第3工程を行う。次に、前記表面構造に接し、前記層間絶縁膜の表面全体を覆う第1Al合金膜を、0.05μm以上0.5μm以下の膜厚で成膜する第4工程を行う。次に、前記第1Al合金膜の表面の欠陥を暗視野で検出する第5工程を行う。次に、前記第1Al合金膜の表面全体を覆う第2Al合金膜を成膜する第6工程を行う。次に、前記第1Al合金膜および前記第2Al合金膜をパターニングする第7工程を行う。次に、前記第1Al合金膜および前記第2Al合金膜をアニールする第8工程を行う。次に、前記半導体基板を個片化し、前記第5工程で欠陥が検出されなかったチップをピックアップする第9工程を行う。(ここで「パターニング」とは、ウェハに成膜された膜の上に、フォトレジストを塗布し、フォトマスクを使って露光、現像し、所望の形状にフォトレジストパターンを形成後、エッチングプロセスで、フォトレジストの無いエリアをエッチングし、先に成膜された膜を所望のパターンに加工し、フォトレジストを除去するまでの一連のことを意味し、以降、同様の表現を用いることとする。)
【0006】
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第4工程では、前記第1Al合金膜を100℃以下の温度で成膜することを特徴とする。
【0007】
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第4工程では、前記第1Al合金膜のAlの結晶粒界の大きさを0.2μm以下に形成することを特徴とする。
【0008】
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第1Al合金膜は、Al膜、AlSi膜またはAlSiCu膜であることを特徴とする。
【0009】
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第6工程では、前記第1Al合金膜と前記第2Al合金膜とを合わせた膜厚が4.5μm以上5.5μm以下となるように前記第2Al合金膜を成膜することを特徴とする。
【発明の効果】
【0010】
本発明にかかる半導体装置の製造方法によれば、ウェハプロセスで、Vth異常(I-Vカーブ異常)を引き起こす可能性のある欠陥を検出できるという効果を奏する。
【図面の簡単な説明】
(【0011】以降は省略されています)
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