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公開番号2024120316
公報種別公開特許公報(A)
公開日2024-09-05
出願番号2023027026
出願日2023-02-24
発明の名称半導体装置の製造方法
出願人富士電機株式会社
代理人個人
主分類H01L 21/336 20060101AFI20240829BHJP(基本的電気素子)
要約【課題】ウェハプロセスで、Vth異常(I-Vカーブ異常)を引き起こす可能性のある欠陥を検出できる半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、半導体基板にMOS構造を含む表面構造を形成し、表面構造を覆う層間絶縁膜を形成し、層間絶縁膜に表面構造に達するコンタクトホールを形成し、表面構造に接し、層間絶縁膜の表面全体を覆う第1Al合金膜を、0.05μm以上0.5μm以下の膜厚で成膜し、第1Al合金膜の表面の欠陥を暗視野で検出し、第1Al合金膜の表面全体を覆う第2Al合金膜を成膜し、第1Al合金膜および第2Al合金膜をパターニングし、第1Al合金膜および第2Al合金膜をアニールし、半導体基板を個片化し、欠陥が検出されなかったチップをピックアップする。
【選択図】図2
特許請求の範囲【請求項１】
半導体基板にＭＯＳ構造を含む表面構造を形成する第１工程と、
前記表面構造を覆う層間絶縁膜を形成する第２工程と、
前記層間絶縁膜に前記表面構造に達するコンタクトホールを形成する第３工程と、
前記表面構造に接し、前記層間絶縁膜の表面全体を覆う第１Ａｌ合金膜を、０．０５μｍ以上０．５μｍ以下の膜厚で成膜する第４工程と、
前記第１Ａｌ合金膜の表面の欠陥を暗視野で検出する第５工程と、
前記第１Ａｌ合金膜の表面全体を覆う第２Ａｌ合金膜を成膜する第６工程と、
前記第１Ａｌ合金膜および前記第２Ａｌ合金膜をパターニングする第７工程と、
前記第１Ａｌ合金膜および前記第２Ａｌ合金膜をアニールする第８工程と、
前記半導体基板を個片化し、前記第５工程で欠陥が検出されなかったチップをピックアップする第９工程と、
を含むことを特徴とする半導体装置の製造方法。
続きを表示（約 350 文字）【請求項２】
前記第４工程では、前記第１Ａｌ合金膜を１００℃以下の温度で成膜することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第４工程では、前記第１Ａｌ合金膜のＡｌの結晶粒界の大きさを０．２μｍ以下に形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記第１Ａｌ合金膜は、Ａｌ膜、ＡｌＳｉ膜またはＡｌＳｉＣｕ膜であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
前記第６工程では、前記第１Ａｌ合金膜と前記第２Ａｌ合金膜とを合わせた膜厚が４．５μｍ以上５．５μｍ以下となるように前記第２Ａｌ合金膜を成膜することを特徴とする請求項１に記載の半導体装置の製造方法。

発明の詳細な説明【技術分野】
【０００１】
この発明は、半導体装置の製造方法に関する。
続きを表示（約 1,600 文字）【背景技術】
【０００２】
従来、電極部が破壊されるのを抑制するため、Ａｌ電極となるＡｌ合金膜をスパッタ法で２段階に分けて成膜する半導体装置の製造方法が公知である（例えば、下記特許文献１参照）。また、ゲート絶縁膜の厚さに応じた電圧をゲート絶縁膜に印加して、半導体素子の閾値電圧を測定して、半導体素子の良否を判定する判定工程を備える半導体装置の製造方法が公知である（例えば、下記特許文献２参照）。
【先行技術文献】
【特許文献】
【０００３】
特開２００５－３４７３１３号公報
特開２０２２－１４３５６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
従来の半導体装置の製造方法では、ウェハプロセス中に、半導体素子の良否を判定できず、半完成品にするための部材が無駄になるという課題があった。この発明は、ウェハプロセスで、Ｖｔｈ異常（Ｉ－Ｖカーブ異常）を引き起こす可能性のある欠陥を検出できる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００５】
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、次の特徴を有する。まず、半導体基板にＭＯＳ構造を含む表面構造を形成する第１工程を行う。次に、前記表面構造を覆う層間絶縁膜を形成する第２工程を行う。次に、前記層間絶縁膜に前記表面構造に達するコンタクトホールを形成する第３工程を行う。次に、前記表面構造に接し、前記層間絶縁膜の表面全体を覆う第１Ａｌ合金膜を、０．０５μｍ以上０．５μｍ以下の膜厚で成膜する第４工程を行う。次に、前記第１Ａｌ合金膜の表面の欠陥を暗視野で検出する第５工程を行う。次に、前記第１Ａｌ合金膜の表面全体を覆う第２Ａｌ合金膜を成膜する第６工程を行う。次に、前記第１Ａｌ合金膜および前記第２Ａｌ合金膜をパターニングする第７工程を行う。次に、前記第１Ａｌ合金膜および前記第２Ａｌ合金膜をアニールする第８工程を行う。次に、前記半導体基板を個片化し、前記第５工程で欠陥が検出されなかったチップをピックアップする第９工程を行う。（ここで「パターニング」とは、ウェハに成膜された膜の上に、フォトレジストを塗布し、フォトマスクを使って露光、現像し、所望の形状にフォトレジストパターンを形成後、エッチングプロセスで、フォトレジストの無いエリアをエッチングし、先に成膜された膜を所望のパターンに加工し、フォトレジストを除去するまでの一連のことを意味し、以降、同様の表現を用いることとする。）
【０００６】
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第４工程では、前記第１Ａｌ合金膜を１００℃以下の温度で成膜することを特徴とする。
【０００７】
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第４工程では、前記第１Ａｌ合金膜のＡｌの結晶粒界の大きさを０．２μｍ以下に形成することを特徴とする。
【０００８】
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第１Ａｌ合金膜は、Ａｌ膜、ＡｌＳｉ膜またはＡｌＳｉＣｕ膜であることを特徴とする。
【０００９】
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第６工程では、前記第１Ａｌ合金膜と前記第２Ａｌ合金膜とを合わせた膜厚が４．５μｍ以上５．５μｍ以下となるように前記第２Ａｌ合金膜を成膜することを特徴とする。
【発明の効果】
【００１０】
本発明にかかる半導体装置の製造方法によれば、ウェハプロセスで、Ｖｔｈ異常（Ｉ－Ｖカーブ異常）を引き起こす可能性のある欠陥を検出できるという効果を奏する。
【図面の簡単な説明】
（【００１１】以降は省略されています）

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