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公開番号2025092942
公報種別公開特許公報(A)
公開日2025-06-23
出願番号2023208369
出願日2023-12-11
発明の名称半導体装置及びその製造方法
出願人日産自動車株式会社,ルノーエス.ア.エス.,RENAULT S.A.S.
代理人個人,個人,個人
主分類H10D 30/65 20250101AFI20250616BHJP()
要約【課題】低抵抗なボディダイオードを有する半導体装置100及びその製造方法を提供する。
【解決手段】半導体装置100は、第1導電型のドリフト領域2と、ドリフト領域2に接して形成された第2導電型のウェル領域3と、ドリフト領域2内に形成された第1導電型のドレイン領域5と、ウェル領域3内に形成された第1導電型のソース領域4と、ソース領域4、ウェル領域3及びドリフト領域2に接して形成された溝8の底部に配置され、ウェル領域3に接する第2導電型のバックゲート領域9と、バックゲート領域9上の溝8の一部であって、ドレイン領域5と対向する溝8の側面を含む溝8の一部に、層間絶縁膜6aを介して配置されたゲート電極7と、バックゲート領域9の上の溝8の残余部に配置され、バックゲート領域9にオーミック接続されたバックゲート電極15と、ソース領域4及びバックゲート電極15に電気的に接続された第2電極11とを有する。
【選択図】図1
特許請求の範囲【請求項１】
半導体基板と、
前記半導体基板の一方の主面に接して形成された第１導電型のドリフト領域と、
前記ドリフト領域に接して形成された第２導電型のウェル領域と、
前記ウェル領域から離隔して前記ドリフト領域内に形成された第１導電型のドレイン領域と、
前記ドレイン領域に電気的に接続された第１電極と、
前記ウェル領域内に形成された第１導電型のソース領域と、
前記ソース領域、前記ウェル領域および前記ドリフト領域に接して形成された溝の底部に配置され、前記ウェル領域に接する第２導電型のバックゲート領域と、
前記バックゲート領域上の前記溝の一部であって、前記ドレイン領域と対向する前記溝の側面を含む前記溝の一部に、層間絶縁膜を介して配置されたゲート電極と、
前記バックゲート領域の上の前記溝の残余部に配置され、前記バックゲート領域にオーミック接続されたバックゲート電極と、
前記ソース領域及び前記バックゲート電極に電気的に接続された第２電極と、
を有する半導体装置。
続きを表示（約 620 文字）【請求項２】
前記バックゲート電極と接する前記層間絶縁膜の厚さは、前記ウェル領域と接する前記層間絶縁膜の厚さより厚い、請求項１記載の半導体装置。
【請求項３】
前記ドレイン領域と対向する前記溝の側面において、前記層間絶縁膜に接する第２導電型の保護領域を更に有する、請求項１記載の半導体装置。
【請求項４】
前記バックゲート電極は、前記溝の側面において前記ソース領域とオーミック接続している、請求項１記載の半導体装置。
【請求項５】
前記半導体基板の不純物濃度は前記ドリフト領域の不純物濃度より低い、或いは前記半導体基板は半絶縁性半導体基板である、請求項１記載の半導体装置。
【請求項６】
前記半導体基板は炭化珪素からなり、
前記バックゲート電極は、金属材料からなる、請求項１記載の半導体装置。
【請求項７】
前記半導体基板は炭化珪素からなり、
前記ゲート電極となるポリシリコンの一部を熱酸化することにより前記層間絶縁膜の一部を形成する熱酸化工程を有し、
前記熱酸化工程を前記半導体基板の温度が１１６０℃以下で行う、請求項１～５のいずれか一項に記載の半導体装置の製造方法。
【請求項８】
前記第２電極及び前記バックゲート電極を同じ製造工程で形成する、請求項１～５のいずれか一項に記載の半導体装置の製造方法。

発明の詳細な説明【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
続きを表示（約 2,800 文字）【背景技術】
【０００２】
特許文献１には、半導体基板に溝を設け、溝内にゲート電極及びゲート絶縁膜を配置したトランジスタが記載されている。
【先行技術文献】
【特許文献】
【０００３】
特許第６９６２４５７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ウェル領域とドリフト領域との間に形成される素子内蔵のＰＮダイオード（ボディダイオード）は、インバーター回路などにおける還流ダイオードとして使用される場合がある。しかし、ＰＮ接合部位からソース電極までの間のウェル領域の抵抗成分が大きいため、還流損失を増大させてしまう。
【０００５】
本発明は、上記課題に鑑みて成されたものであり、その目的は、低抵抗なボディダイオードを有する半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００６】
本発明の一態様に係わる半導体装置は、半導体基板の一方の主面に接して形成された第１導電型のドリフト領域と、ドリフト領域に接して形成された第２導電型のウェル領域と、ウェル領域から離隔してドリフト領域内に形成された第１導電型のドレイン領域と、ドレイン領域に電気的に接続された第１電極と、ウェル領域内に形成された第１導電型のソース領域と、ソース領域、ウェル領域およびドリフト領域に接して形成された溝の底部に配置され、ウェル領域に接する第２導電型のバックゲート領域と、バックゲート領域上の溝の一部であって、ドレイン領域と対向する溝の側面を含む溝の一部に、層間絶縁膜を介して配置されたゲート電極と、バックゲート領域の上の溝の残余部に配置され、バックゲート領域にオーミック接続されたバックゲート電極と、ソース領域及びバックゲート電極に電気的に接続された第２電極とを有する。
【発明の効果】
【０００７】
本発明によれば、低抵抗なボディダイオードを有する半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【０００８】
図１は、第１実施形態に係る半導体装置１００の構造を示す断面斜視図である。
図２は、図１のＩＩ－ＩＩ切断線を含むＸＺ平面における半導体装置１００の断面図である。
図３は、図１のＩＩＩ－ＩＩＩ切断線を含むＹＺ平面における半導体装置１００の断面図である。
図４Ａは、図１～図３に示した半導体装置１００の製造方法の一例における製造工程を示す断面図である（その１）。
図４Ｂは、図１～図３に示した半導体装置１００の製造方法の一例における図４Ａと同じ製造工程を示す断面図である。
図５Ａは、図１～図３に示した半導体装置１００の製造方法の一例における製造工程を示す断面図である（その２）。
図５Ｂは、図１～図３に示した半導体装置１００の製造方法の一例における図５Ａと同じ製造工程を示す断面図である。
図６Ａは、図１～図３に示した半導体装置１００の製造方法の一例における製造工程を示す断面図である（その３）。
図６Ｂは、図１～図３に示した半導体装置１００の製造方法の一例における図６Ａと同じ製造工程を示す断面図である。
図７Ａは、図１～図３に示した半導体装置１００の製造方法の一例における製造工程を示す断面図である（その４）。
図７Ｂは、図１～図３に示した半導体装置１００の製造方法の一例における図７Ａと同じ製造工程を示す断面図である。
図８Ａは、図１～図３に示した半導体装置１００の製造方法の一例における製造工程を示す断面図である（その５）。
図８Ｂは、図１～図３に示した半導体装置１００の製造方法の一例における図８Ａと同じ製造工程を示す断面図である。
図９は、図１～図３に示した半導体装置１００の製造方法の一例における製造工程を示す断面図である（その６）。
図１０Ａは、図１～図３に示した半導体装置１００の製造方法の一例における製造工程を示す断面図である（その７）。
図１０Ｂは、図１～図３に示した半導体装置１００の製造方法の一例における図１０Ａと同じ製造工程を示す断面図である。
図１１は、図１～図３に示した半導体装置１００の製造方法の一例における製造工程を示す断面図である（その８）。
図１２は、第２実施形態に係る半導体装置１０１の構造を示す断面斜視図である。
図１３は、図１２のＸＩＩＩ－ＸＩＩＩ切断線を含むＸＺ平面における半導体装置１０１の断面図である。
図１４は、図１２及び図１３に示した半導体装置１０１の製造方法の一例における製造工程を示す断面図である（その１）。
図１５は、図１２及び図１３に示した半導体装置１０１の製造方法の一例における製造工程を示す断面図である（その２）。
図１６は、第３実施形態に係る半導体装置１０２の構造を示す断面斜視図である。
図１７は、図１６のＸＶＩＩ－ＸＶＩＩ切断線を含むＸＺ平面における半導体装置１０２の断面図である。
図１８は、図１６及び図１７に示した半導体装置１０２の製造方法の一例における製造工程を示す断面図である（その１）。
図１９は、図１６及び図１７に示した半導体装置１０２の製造方法の一例における製造工程を示す断面図である（その２）。
【発明を実施するための形態】
【０００９】
以下、実施形態に係わる半導体装置及び半導体装置の製造方法について、図面を参照しながら詳細に説明する。なお、以下で説明する実施形態は、包括的または具体的な例を示すものである。以下の実施形態で示される数値、形状、材料、構成要素の設置位置及び接続形態は、一例であり、本開示に限定する主旨ではない。また、図面の寸法比率は説明の都合上誇張されており、実際の比率と異なる場合がある。また、以下の実施形態及びその変形例には、同様の構成要素が含まれている場合があり、同様の構成要素には共通の符号を付与し、重複する説明を省略する。
【００１０】
（第１実施形態）
［半導体装置の構造］
第１実施形態に係る半導体装置１００は、トレンチゲート構造及び横型構造を有するＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥＴ：Metal-Oxide-Semiconductor Field Effect Transistor）である。図１は、第１実施形態に係る半導体装置１００の構造を示す断面斜視図である。
（【００１１】以降は省略されています）

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