特許ウォッチ

公開番号2025092417
公報種別公開特許公報(A)
公開日2025-06-19
出願番号2024185657
出願日2024-10-22
発明の名称ソース/ドレインパターン及びソース/ドレインパターンの間の分離パターンを含む半導体素子
出願人三星電子株式会社,Samsung Electronics Co.,Ltd.
代理人弁理士法人ITOH
主分類H10B 10/00 20230101AFI20250612BHJP()
要約【課題】集積度を向上させることができる半導体素子を提供する。
【解決手段】
この半導体素子は、第1下部分離領域、及び上記第1下部分離領域上に第1上部分離領域を有する第1部分を含む第1下部分離パターンと、上記第1上部分離領域の両側に配置される第1ソース/ドレインパターン及び第2ソース/ドレインパターンと、上記第1及び第2ソース/ドレインパターン、及び上記第1上部分離領域上に配置され、上記第1及び第2ソース/ドレインパターンと電気的に連結される共通ソース/ドレインコンタクトプラグと、上記共通ソース/ドレインコンタクトプラグ上で、上記共通ソース/ドレインコンタクトプラグと電気的に連結される第1導電性ビアと、上記第1導電性ビア上で、上記第1導電性ビアと電気的に連結される第1配線パターンを含む。
【選択図】図6b

特許請求の範囲【請求項１】
第１下部分離領域、及び前記第１下部分離領域上の第１上部分離領域を有する第１部分を含む第１下部分離パターンと、
前記第１上部分離領域の両側に配置される第１ソース／ドレインパターン及び第２ソース／ドレインパターンと、
前記第１及び第２ソース／ドレインパターン、及び前記第１上部分離領域上に配置され、前記第１及び第２ソース／ドレインパターンと電気的に連結される共通ソース／ドレインコンタクトプラグと、
前記共通ソース／ドレインコンタクトプラグ上で、前記共通ソース／ドレインコンタクトプラグと電気的に連結される第１導電性ビアと、
前記第１導電性ビア上において、前記第１導電性ビアと電気的に連結される第１配線パターンを含む、半導体素子。
続きを表示（約 2,800 文字）【請求項２】
前記第１及び第２ソース／ドレインパターンから延び、前記第１上部分離領域の上部面と前記共通ソース／ドレインコンタクトプラグとの間に延びるソース／ドレイン延長パターンをさらに含む、請求項１に記載の半導体素子。
【請求項３】
第１チャネル層、第２チャネル層、第１ゲート、及び第２ゲートをさらに含み、
前記第１下部分離パターンは、前記第１部分から延びる第２部分をさらに含み、
前記第１下部分離パターンの前記第２部分は、
第２下部分離領域と、
前記第２下部分離領域上の第２上部分離領域を有し、
前記第１チャネル層は、前記第１下部分離パターンの前記第２上部分離領域の第１側に配置され、垂直方向に互いに離隔して積層され、
前記第２チャネル層は、前記第１下部分離パターンの前記第２上部分離領域の第２側に配置され、前記垂直方向に互いに離隔して積層され、
前記第１ゲートは、前記第１下部分離パターンの前記第２上部分離領域の前記第１側に配置され、
前記第２ゲートは、前記第１下部分離パターンの前記第２上部分離領域の前記第２側に配置され、
前記第２ゲートは、前記第２上部分離領域によって前記第１ゲートと離隔し、
前記第２チャネル層は、前記第２上部分離領域によって前記第１チャネル層と離隔する、請求項１に記載の半導体素子。
【請求項４】
前記第１ゲートのゲート電極の上部面、前記第２上部分離領域の上部面、及び前記第２ゲートのゲート電極の上部面と接触する共通ゲート連結プラグをさらに含む、請求項３に記載の半導体素子。
【請求項５】
前記第１下部分離パターンと同じレベルに配置され、第２下部分離領域及び前記第２下部分離領域上の第２上部分離領域を有する第２下部分離パターンと、
前記第２下部分離パターン上で、前記第２下部分離パターンと接触する上部分離パターンと、
前記第２上部分離領域の両側に配置され、互いに離隔する第３ソース／ドレインパターン及び第４ソース／ドレインパターンをさらに含む、請求項１に記載の半導体素子。
【請求項６】
重なり領域、及び前記重なり領域間の非重なり領域を含み、互いに対向する第１側面及び第２側面を有する下部分離パターンと、
前記下部分離パターンの前記重なり領域上に配置され、互いに離隔する上部分離パターンと、
前記下部分離パターンの前記第１側面上に配置される第１チャネル領域、第１ゲート、及び第１ソース／ドレインパターンと、
前記下部分離パターンの前記第２側面上に配置される第２チャネル領域、第２ゲート、及び第２ソース／ドレインパターンと、
前記第１及び第２ソース／ドレインパターン、及び前記下部分離パターンの前記非重なり領域上に配置され、前記第１及び第２ソース／ドレインパターンと電気的に連結されるソース／ドレインコンタクトプラグと、
前記ソース／ドレインコンタクトプラグ上に配置される第１導電性ビアと、
前記第１導電性ビア上に配置される第１配線パターンを含み、
垂直方向に前記非重なり領域と重なる前記ソース／ドレインコンタクトプラグの部分は、前記上部分離パターン間に配置される、半導体素子。
【請求項７】
前記第１及び第２ソース／ドレインパターンから延び、前記下部分離パターンの前記非重なり領域の上部面と前記ソース／ドレインコンタクトプラグとの間に延びるソース／ドレイン延長パターンをさらに含む、請求項６に記載の半導体素子。
【請求項８】
前記ソース／ドレインコンタクトプラグは、前記下部分離パターンの前記非重なり領域と接触する、請求項６に記載の半導体素子。
【請求項９】
第１下部分離パターン、及び前記第１下部分離パターンと平行な第２下部分離パターンと、
前記第２下部分離パターンと向かい合う前記第１下部分離パターンの側面上に配置され、第１水平方向に順に配列される第１アクセスソース／ドレインパターン、第１アクセスチャネル領域、第１共通ソース／ドレインパターン、第１ＮＭＯＳチャネル領域、及び第１ＮＭＯＳソース／ドレインパターンと、
前記第１下部分離パターンと向かい合う前記第２下部分離パターンの第１側面上に配置され、前記第１水平方向に順に配列される第１ＰＭＯＳソース／ドレインパターン、第１ＰＭＯＳチャネル領域、及び第２ＰＭＯＳソース／ドレインパターンと、
前記第２下部分離パターンの前記第１側面と対向する前記第２下部分離パターンの第２側面上に配置され、前記第１水平方向に順に配列される第４ＰＭＯＳソース／ドレインパターン、第２ＰＭＯＳチャネル領域、及び第３ＰＭＯＳソース／ドレインパターンと、
垂直方向に前記第１アクセスチャネル領域と重なる第１アクセスゲートと、
垂直方向に前記第１ＮＭＯＳチャネル領域と重なる第１ＮＭＯＳゲートと、
垂直方向に前記第１ＰＭＯＳチャネル領域と重なり、前記第１ＮＭＯＳゲートと連結される第１ＰＭＯＳゲートと、
垂直方向に前記第２ＰＭＯＳチャネル領域と重なる第２ＰＭＯＳゲートと、
前記第１ＮＭＯＳソース／ドレインパターン上の第１ソース／ドレインコンタクトプラグと、
前記第１共通ソース／ドレインパターン及び前記第１ＰＭＯＳソース／ドレインパターンと電気的に連結される第２ソース／ドレインコンタクトプラグと、
前記第１アクセスソース／ドレインパターン上の第３ソース／ドレインコンタクトプラグと、
前記第２ＰＭＯＳソース／ドレインパターン上の第４ソース／ドレインコンタクトプラグと、
前記第１アクセスゲートと連結される第１ゲート連結プラグと、
前記第１水平方向に延び、前記第２ソース／ドレインコンタクトプラグと連結される第１延在部分、及び前記第１延在部分から前記第１水平方向に垂直な第２水平方向に延びて、垂直方向に前記第２下部分離パターンと重なり、前記第２ＰＭＯＳゲートと連結される第２延在部分を含む第２ゲート連結プラグを含み、
前記第１共通ソース／ドレインパターン、前記第１ＰＭＯＳソース／ドレインパターン、及び前記第３ＰＭＯＳソース／ドレインパターンは、前記第２水平方向に順に配列され、
前記第２ゲート連結プラグの前記第２延在部分は、前記第２ＰＭＯＳゲートのゲート電極と接触する、半導体素子。
【請求項１０】
前記第２下部分離パターン上の上部分離パターンをさらに含み、
前記第２延在部分において、垂直方向に前記第２下部分離パターンと重なる部分は、前記上部分離パターンの間に配置される、請求項９に記載の半導体素子。

発明の詳細な説明【技術分野】
【０００１】
本発明は、ソース／ドレインパターン及びソース／ドレインパターンの間の分離パターンを含む半導体素子及びその製造方法に関するものである。
続きを表示（約 5,000 文字）【背景技術】
【０００２】
半導体素子に対する高性能、高速化及び／又は多機能化等に対する要求が増加するにつれ、半導体素子の集積度が増加している。半導体素子の高集積化の傾向に対応した微細パターンの半導体素子を製造する上で、微細な幅または微細な離隔距離を有するパターンを実現することが要求される。また、平面型（ｐｌａｎａｒ）ＭＯＳＦＥＴ（ｍｅｔａｌｏｘｉｄｅｓｅｍｉｃｏｎｄｕｃｔｏｒＦＥＴ）の大きさの縮小による動作特性の限界を克服するために、３次元構造のチャネルを備えるトランジスタを含む半導体素子を開発するための努力が進められている。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明の技術的思想が解決しようとする技術的課題の一つは、集積度を向上させることができる半導体素子を提供することである。
【課題を解決するための手段】
【０００４】
本発明の技術的思想の一実施形態による半導体素子を提供する。この半導体素子は、第１下部分離領域及び上記第１下部分離領域上の第１上部分離領域を有する第１部分を含む第１下部分離パターンと、上記第１上部分離領域の両側に配置される第１ソース／ドレインパターン及び第２ソース／ドレインパターンと、上記第１及び第２ソース／ドレインパターン、及び上記第１上部分離領域上に配置され、上記第１及び第２ソース／ドレインパターンと電気的に連結される共通ソース／ドレインコンタクトプラグと、上記共通ソース／ドレインコンタクトプラグ上で、上記共通ソース／ドレインコンタクトプラグと電気的に連結される第１導電性ビアと、上記第１導電性ビア上で、上記第１導電性ビアと電気的に連結される第１配線パターンを含む。
【０００５】
本発明の技術的思想の一実施形態による半導体素子を提供する。この半導体素子は、重なり領域及び上記重なり領域間の非重なり領域を含み、互いに対向する第１側面及び第２側面を有する下部分離パターンと、上記下部分離パターンの上記重なり領域上に配置され、互いに離隔する上部分離パターンと、上記下部分離パターンの上記第１側面上に配置される第１チャネル領域、第１ゲート、及び第１ソース／ドレインパターンと、上記下部分離パターンの上記第２側面上に配置される第２チャネル領域、第２ゲート、及び第２ソース／ドレインパターンと、上記第１及び第２ソース／ドレインパターン、及び上記下部分離パターンの上記非重なり領域上に配置され、上記第１及び第２ソース／ドレインパターンと電気的に連結されるソース／ドレインコンタクトプラグと、上記ソース／ドレインコンタクトプラグ上に配置される第１導電性ビアと、上記第１導電性ビア上に配置される第１配線パターンを含む。垂直方向に上記非重なり領域と重なる上記ソース／ドレインコンタクトプラグの部分は、上記上部分離パターン間に配置される。
【０００６】
本発明の技術的思想の一実施形態による半導体素子を提供する。この半導体素子は、第１下部分離パターン及び上記第１下部分離パターンと平行な第２下部分離パターンと、上記第２下部分離パターンと向かい合う上記第１下部分離パターンの側面上に配置され、第１水平方向に順に配列される第１アクセスソース／ドレインパターン、第１アクセスチャネル領域、第１共通ソース／ドレインパターン、第１ＮＭＯＳチャネル領域、及び第１ＮＭＯＳソース／ドレインパターンと、上記第１下部分離パターンと向かい合う上記第２下部分離パターンの第１側面上に配置され、第１水平方向に順に配列される第１ＰＭＯＳソース／ドレインパターン、第１ＰＭＯＳチャネル領域、及び第２ＰＭＯＳソース／ドレインパターンと、上記第２下部分離パターンの上記第１側面と対向する上記第２下部分離パターンの第２側面上に配置され、上記第１水平方向に順に配列される第４ＰＭＯＳソース／ドレインパターン、第２ＰＭＯＳチャネル領域、及び第３ＰＭＯＳソース／ドレインパターンと、垂直方向に上記第１アクセスチャネル領域と重なる第１アクセスゲートと、垂直方向に上記第１ＮＭＯＳチャネル領域と重なる第１ＮＭＯＳゲートと、垂直方向に上記第１ＰＭＯＳチャネル領域と重なり、上記第１ＮＭＯＳゲートと連結される第１ＰＭＯＳゲートと、垂直方向に上記第２ＰＭＯＳチャネル領域と重なる第２ＰＭＯＳゲートと、上記第１ＮＭＯＳソース／ドレインパターン上の第１ソース／ドレインコンタクトプラグと、上記第１共通ソース／ドレインパターン及び上記第１ＰＭＯＳソース／ドレインパターンと電気的に連結される第２ソース／ドレインコンタクトプラグと、上記第１アクセスソース／ドレインパターン上の第３ソース／ドレインコンタクトプラグと、上記第２ＰＭＯＳソース／ドレインパターン上の第４ソース／ドレインコンタクトプラグと、上記第１アクセスゲートと連結される第１ゲート連結プラグと、上記第１水平方向Ｘに延び、上記第２ソース／ドレインコンタクトプラグと連結される第１延在部分、及び上記第１延在部分から上記第１水平方向Ｘと垂直な第２水平方向Ｙに延びて、垂直方向に上記第２下部分離パターンと重なり、上記第２ＰＭＯＳゲートと連結される第２延在部分を含む第２ゲート連結プラグを含む。上記第１共通ソース／ドレインパターン、上記第１ＰＭＯＳソース／ドレインパターン、及び上記第３ＰＭＯＳソース／ドレインパターンは、上記第２水平方向に順に配列され、上記第２ゲート連結プラグの上記第２延在部分は、上記第２ＰＭＯＳゲートのゲート電極と接触する。
【発明の効果】
【０００７】
実施形態によると、下部分離パターンの両側に配置されるソース／ドレインパターンを提供することができる。また、下部分離パターンの両側に配置されるチャネル領域及びゲートを提供することができる。また、下部分離パターン上に配置される上部分離パターンを提供することができる。このような下部及び上部分離パターン、ソース／ドレインパターン、チャネル領域、及びゲートは、半導体素子の集積度を増加させることができる。
【０００８】
本発明の多様でありながらも有意義な利点及び効果は、上述した内容に限定されず、本発明の具体的な実施形態を説明する過程で、より容易に理解することができる。
【図面の簡単な説明】
【０００９】
本発明の実施形態による半導体素子を示した図面である。
本発明の実施形態による半導体素子を示した図面である。
本発明の実施形態による半導体素子を示した図面である。
本発明の実施形態による半導体素子を示した図面である。
本発明の実施形態による半導体素子を示した図面である。
本発明の実施形態による半導体素子を示した図面である。
本発明の実施形態による半導体素子を示した図面である。
本発明の実施形態による半導体素子を示した図面である。
本発明の実施形態による半導体素子を示した図面である。
本発明の実施形態による半導体素子を示した図面である。
本発明の実施形態による半導体素子を示した図面である。
本発明の実施形態による半導体素子を示した図面である。
本発明の実施形態による半導体素子を示した図面である。
本発明の一実施形態による半導体素子の変形例を示した断面図である。
本発明の一実施形態による半導体素子の変形例を示した断面図である。
本発明の一実施形態による半導体素子の変形例を示した断面図である。
本発明の一実施形態による半導体素子の変形例を示した断面図である。
本発明の一実施形態による半導体素子の形成方法の例示的な例を示した断面図である。
本発明の一実施形態による半導体素子の形成方法の例示的な例を示した断面図である。
本発明の一実施形態による半導体素子の形成方法の例示的な例を示した断面図である。
本発明の一実施形態による半導体素子の形成方法の例示的な例を示した断面図である。
本発明の一実施形態による半導体素子の形成方法の例示的な例を示した断面図である。
本発明の一実施形態による半導体素子の形成方法の例示的な例を示した断面図である。
本発明の一実施形態による半導体素子の形成方法の例示的な例を示した断面図である。
本発明の一実施形態による半導体素子の形成方法の例示的な例を示した断面図である。
本発明の一実施形態による半導体素子の形成方法の例示的な例を示した断面図である。
本発明の一実施形態による半導体素子の形成方法の例示的な例を示した断面図である。
本発明の一実施形態による半導体素子の形成方法の例示的な例を示した断面図である。
本発明の一実施形態による半導体素子の形成方法の例示的な例を示した断面図である。
本発明の一実施形態による半導体素子の形成方法の例示的な例を示した断面図である。
本発明の一実施形態による半導体素子の形成方法の例示的な例を示した断面図である。
本発明の一実施形態による半導体素子の形成方法の例示的な例を示した断面図である。
本発明の一実施形態による半導体素子の形成方法の例示的な例を示した断面図である。
本発明の一実施形態による半導体素子の形成方法の例示的な例を示した断面図である。
本発明の一実施形態による半導体素子の形成方法の例示的な例を示した断面図である。
本発明の一実施形態による半導体素子の形成方法の例示的な例を示した断面図である。
本発明の一実施形態による半導体素子の形成方法の例示的な例を示した断面図である。
本発明の一実施形態による半導体素子の形成方法の例示的な例を示した断面図である。
本発明の一実施形態による半導体素子の形成方法の例示的な例を示した断面図である。
本発明の一実施形態による半導体素子の形成方法の例示的な例を示した断面図である。
本発明の一実施形態による半導体素子の形成方法の例示的な例を示した断面図である。
本発明の一実施形態による半導体素子の形成方法の例示的な例を示した断面図である。
本発明の一実施形態による半導体素子の形成方法の例示的な例を示した断面図である。
本発明の一実施形態による半導体素子の形成方法の例示的な例を示した断面図である。
本発明の一実施形態による半導体素子の形成方法の例示的な例を示した断面図である。
本発明の一実施形態による半導体素子の形成方法の例示的な例を示した断面図である。
本発明の一実施形態による半導体素子の形成方法の例示的な例を示した断面図である。
本発明の一実施形態による半導体素子の形成方法の例示的な例を示した断面図である。
本発明の一実施形態による半導体素子の形成方法の例示的な例を示した断面図である。
本発明の一実施形態による半導体素子の形成方法の例示的な例を示した断面図である。
本発明の一実施形態による半導体素子の形成方法の例示的な例を示した断面図である。
本発明の一実施形態による半導体素子の形成方法の例示的な例を示した断面図である。
本発明の一実施形態による半導体素子の形成方法の例示的な例を示した断面図である。
【発明を実施するための形態】
【００１０】
以下では、「上部」、「中間」、及び「下部」などの用語は、他の用語、例えば「第１」、「第２」、及び「第３」などの用語に置き換えて、明細書の構成要素を説明するために用いられることもできる。「第１」、「第２」、及び「第３」などの用語は、様々な構成要素を説明するために用いられることができるが、上記構成要素は、上記用語によって限定されず、「第１構成要素」は「第２構成要素」と命名することができる。
（【００１１】以降は省略されています）

関連特許