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公開番号2025105414
公報種別公開特許公報(A)
公開日2025-07-10
出願番号2024121308
出願日2024-07-26
発明の名称半導体装置およびその製造方法
出願人ルネサスエレクトロニクス株式会社
代理人弁理士法人筒井国際特許事務所
主分類H10B 51/30 20230101AFI20250703BHJP()
要約【課題】強誘電体メモリセルを有する半導体装置を小型化する。
【解決手段】半導体装置は、強誘電体メモリセルを有し、強誘電体メモリセルは、選択トランジスタおよびメモリトランジスタを有する。選択トランジスタのゲート絶縁膜は、強誘電体膜を有し、メモリトランジスタのゲート絶縁膜は、強誘電体膜を有する。
【選択図】図1
特許請求の範囲【請求項１】
半導体基板と、
前記半導体基板上に形成された強誘電体メモリセルと、
を有し、
前記強誘電体メモリセルは、
前記半導体基板上に形成された第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上に形成された第１ゲート電極と、
前記半導体基板上に形成された第２ゲート絶縁膜と、
前記第２ゲート絶縁膜上に形成された第２ゲート電極と、
前記半導体基板内に形成されたソース領域と、
前記半導体基板内に形成されたドレイン領域と、
を有し、
前記第１ゲート絶縁膜は、第１強誘電体膜を有し、
前記第２ゲート絶縁膜は、第２強誘電体膜を有する、半導体装置。
続きを表示（約 1,200 文字）【請求項２】
請求項１に記載の半導体装置において、
前記半導体基板は上面を有し、
前記第１ゲート絶縁膜は、前記半導体基板と前記第１強誘電体膜との間に配置された第１絶縁膜を有し、
前記第２ゲート絶縁膜は、前記半導体基板と前記第２強誘電体膜との間に配置された第２絶縁膜を有する、半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記半導体基板の前記上面に垂直な方向において、前記第１絶縁膜の厚さは、前記第２絶縁膜の厚さよりも大きい、半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
前記半導体基板は上面を有し、
前記半導体基板の前記上面に垂直な方向において、前記第１強誘電体膜の厚さは、前記第２強誘電体膜の厚さと同じである、半導体装置。
【請求項５】
請求項２に記載の半導体装置において、
前記第１絶縁膜は、酸化シリコン膜から形成されており、
前記第２絶縁膜は、酸化シリコン膜から形成されている、半導体装置。
【請求項６】
請求項１に記載の半導体装置において、
前記第１強誘電体膜は、ハフニウムおよび酸素を含み、
前記第２強誘電体膜は、ハフニウムおよび酸素を含む、半導体装置。
【請求項７】
請求項１に記載の半導体装置において、
前記半導体基板内に形成された不純物領域と、
をさらに有し、
前記不純物領域は、前記ソース領域と前記ドレイン領域との間に配置されている、半導体装置。
【請求項８】
請求項７に記載の半導体装置において、
前記第１ゲート絶縁膜は、前記ドレイン領域と前記不純物領域との間に位置する前記半導体基板の一部上に形成されており、
前記第２ゲート絶縁膜は、前記ソース領域と前記不純物領域との間に位置する前記半導体基板の一部上に形成されている、半導体装置。
【請求項９】
請求項１に記載の半導体装置において、
前記強誘電体メモリセルは、
前記第１強誘電体膜と前記第１ゲート電極との間に配置された第１金属膜と、
前記第２強誘電体膜と前記第２ゲート電極との間に配置された第２金属膜と、
をさらに有する、半導体装置。
【請求項１０】
請求項１に記載の半導体装置において、
前記強誘電体メモリセルを覆うように、前記半導体基板上に形成された層間絶縁膜と、
前記層間絶縁膜内に形成され、且つ前記ドレイン領域と接続された第１コンタクトプラグと、
前記層間絶縁膜内に形成され、且つ前記ソース領域と接続された第２コンタクトプラグと、
をさらに有する、半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。本発明は、例えば強誘電体メモリを有する半導体装置およびその製造方法に適用して有効な技術に関する。
続きを表示（約 1,500 文字）【背景技術】
【０００２】
近年、強誘電体膜を有する強誘電体メモリセルが開発されている。強誘電体メモリセルでは、強誘電体膜の分極の方向を制御することによって、強誘電体メモリセルの状態が書込み状態および消去状態の間で変化する。強誘電体メモリセルは、例えば窒化シリコン膜等の電荷蓄積膜を有する不揮発性メモリセルよりも低電圧で駆動できる。
【０００３】
特許文献１は、半導体基板上に形成された強誘電体メモリセルを開示している。この強誘電体メモリセルは強誘電体膜を有している。強誘電体膜は、結晶核として機能する複数の粒を有している。
【先行技術文献】
【特許文献】
【０００４】
特開２０１９－２０１１７２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
選択トランジスタおよびメモリトランジスタを有する強誘電体メモリセルが知られている。選択トランジスタは、動作対象のメモリセルを選択し、メモリトランジスタは、情報を記憶する。選択トランジスタは、メモリトランジスタの隣に形成される。強誘電体メモリセルの製造方法において、まず、半導体基板上に絶縁膜を形成する。次に、半導体基板上に強誘電体膜を形成する。強誘電体膜は、絶縁膜の隣に配置されている。次に、絶縁膜上に制御ゲート電極を形成し、強誘電体膜上にメモリゲート電極を形成する。その後、制御ゲート電極およびメモリゲート電極をマスクとして、絶縁膜および強誘電体膜を加工し、絶縁膜を含む第１ゲート絶縁膜と、強誘電体膜を含む第２ゲート絶縁膜とを形成する。その後他の製造工程を経て、第１ゲート絶縁膜および制御ゲート電極を有する選択トランジスタが形成され、第２ゲート絶縁膜およびメモリゲート電極を有するメモリトランジスタが形成される。
【０００６】
上述のように、制御ゲート電極およびメモリゲート電極を形成する前に、絶縁膜および強誘電体膜を加工する。絶縁膜および強誘電体膜は、互いに異なるマスクを用いて加工される。そのため、マスクの合わせずれが絶縁膜、強誘電体膜、制御ゲート電極およびメモリゲート電極の形成不良を引き起こす虞がある。これらの形成不良を防ぐために、絶縁膜、強誘電体膜、制御ゲート電極およびメモリゲート電極の加工マージンを確保することが考えられる。すなわち、絶縁膜、強誘電体膜、制御ゲート電極およびメモリゲート電極の間の間隔を大きくすることが考えられる。しかしこの場合、強誘電体メモリセルのサイズが大きくなってしまい、半導体チップのサイズが大きくなってしまう。
【０００７】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
本願の一実施の形態において、半導体装置は強誘電体メモリセルを有する。強誘電体メモリセルは、制御ゲート電極と、メモリゲート電極と、第１ゲート絶縁膜と、第２ゲート絶縁膜と、ソース領域と、ドレイン領域とを有する。第１ゲート絶縁膜は強誘電体膜を含み、第２ゲート絶縁膜は強誘電体膜を含む。
【０００９】
本願の他の実施の形態において、半導体装置の製造方法は、半導体基板上に強誘電体膜を形成する工程、強誘電体膜上に制御ゲート電極およびメモリゲート電極を形成する工程、強誘電体膜を加工して第１ゲート絶縁膜および第２ゲート絶縁膜を形成する工程を含む。
【発明の効果】
【００１０】
本願の技術は、半導体装置を小型化させることができる。
【図面の簡単な説明】
（【００１１】以降は省略されています）

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