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公開番号2024064037
公報種別公開特許公報(A)
公開日2024-05-14
出願番号2022172331
出願日2022-10-27
発明の名称半導体装置
出願人株式会社デンソー
代理人個人,個人,個人
主分類H01L 29/739 20060101AFI20240507BHJP(基本的電気素子)
要約【課題】短絡耐量を向上しつつ、ターンオフ損失を低減できる半導体装置を提供すること
【解決手段】半導体基板11は、コレクタ層12とドリフト層14との間に、FS層13を備えている。コレクタ層12の総ドーズ量は、1×1013/cm2未満である。コレクタ層12は、キャリア濃度のピークを複数有している。コレクタ層12の少なくとも一部は、半導体基板11の裏面11bに対してもっとも深い位置のピークである最深部ピークに対して±3σpに含まれるドーズ量が総ドーズ量の13%以上を占めるように構成されている。
【選択図】図2
特許請求の範囲【請求項1】
第1導電型のドリフト層(14)と、
前記ドリフト層上に配置され、半導体基板(11)の一面(11a)を提供する第2導電型のベース層(15)と、
前記ベース層の前記一面側の表層に形成された第1導電型のエミッタ領域(16)と、
ゲート絶縁膜(19)を介して、前記ドリフト層と前記エミッタ領域との間に位置する前記ベース層に対向するゲート電極(20)と、
前記ドリフト層に対して前記ベース層とは反対側に配置され、前記半導体基板の裏面(11b)を提供する第2導電型のコレクタ層(12)と、
前記コレクタ層と前記ドリフト層との間に配置され、前記ドリフト層よりも高キャリア濃度とされた第1導電型のフィールドストップ層(13)と、
前記一面上に配置され、前記ベース層および前記エミッタ領域に電気的に接続されたエミッタ電極(21)と、
前記裏面上に配置され、前記コレクタ層に電気的に接続されたコレクタ電極(25)と、
を備え、
前記コレクタ層は、総ドーズ量が1×10
13
/cm

未満であり、
前記コレクタ層は、キャリア濃度のピークを複数有しており、
前記コレクタ層の少なくとも一部は、前記裏面に対してもっとも深い位置の前記ピークである最深部ピークに対して±3σpに含まれるドーズ量が前記総ドーズ量の13%以上を占める条件を満たすように構成されている、半導体装置。
続きを表示(約 450 文字)【請求項2】
前記裏面から前記フィールドストップ層においてキャリア濃度が最大となる最大ピークまでの距離が0.8μm以上である、請求項1に記載の半導体装置。
【請求項3】
前記裏面から前記最深部ピークまでの最低濃度が1×10
16
/cm

以上である、請求項1または請求項2に記載の半導体装置。
【請求項4】
前記半導体基板は、
前記コレクタ層が前記条件を満たし、前記コレクタ層においてキャリア濃度が最大となる最大ピークが、前記コレクタ層の中心よりも前記ドリフト層側に偏って位置する第1素子領域(31)と、
前記コレクタ層が前記条件を満たさず、前記最大ピークが前記中心よりも前記コレクタ電極側に偏って位置する第2素子領域(32)と、
を備える、請求項1に記載の半導体装置。
【請求項5】
前記第1素子領域と前記第2素子領域とが交互に配置されている、請求項4に記載の半導体装置。

発明の詳細な説明【技術分野】
【0001】
この明細書における開示は、半導体装置に関する。
続きを表示(約 2,100 文字)【背景技術】
【0002】
特許文献1は、縦型素子としてIGBTが形成された半導体装置を開示している。先行技術文献の記載内容は、この明細書における技術的要素の説明として、参照により援用される。
【先行技術文献】
【特許文献】
【0003】
特開2020-43301号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
特許文献1では、耐圧を向上するために、n+型のフィールドストップ層を、n-型のドリフト層とp+型のコレクタ層との間に配置している。そして、短絡耐量を向上するために、フィールドストップ層とコレクタ層におけるキャリア濃度の最大ピーク間の距離と、フィールドストップ層の総ドーズ量に対するコレクタ層の総ドーズ量の比を、所定の関係を満たすように設定している。
【0005】
しかしながら、低ターンオフ損失が要求される用途においては、コレクタ層の総ドーズ量を小さくしなければならず、上記した距離と総ドーズ量の比が所定の関係を満たさないことがある。つまり、短絡耐量を確保できない虞がある。上述の観点において、または言及されていない他の観点において、半導体装置にはさらなる改良が求められている。
【0006】
開示されるひとつの目的は、短絡耐量を向上しつつ、ターンオフ損失を低減できる半導体装置を提供することにある。
【課題を解決するための手段】
【0007】
ここに開示された半導体装置は、
第1導電型のドリフト層(14)と、
ドリフト層上に配置され、半導体基板(11)の一面(11a)を提供する第2導電型のベース層(15)と、
ベース層の一面側の表層に形成された第1導電型のエミッタ領域(16)と、
ゲート絶縁膜(19)を介して、ドリフト層とエミッタ領域との間に位置するベース層に対向するゲート電極(20)と、
ドリフト層に対してベース層とは反対側に配置され、半導体基板の裏面(11b)を提供する第2導電型のコレクタ層(12)と、
コレクタ層とドリフト層との間に配置され、ドリフト層よりも高キャリア濃度とされた第1導電型のフィールドストップ層(13)と、
一面上に配置され、ベース層およびエミッタ領域に電気的に接続されたエミッタ電極(21)と、
裏面上に配置され、コレクタ層に電気的に接続されたコレクタ電極(25)と、
を備え、
コレクタ層は、総ドーズ量が1×10
13
/cm

未満であり、
コレクタ層は、キャリア濃度のピークを複数有しており、
コレクタ層の少なくとも一部は、裏面に対してもっとも深い位置のピークである最深部ピークに対して±3σpに含まれるドーズ量が総ドーズ量の13%以上を占める条件を満たすように構成されている。
【0008】
開示の半導体装置によれば、コレクタ層の総ドーズ量が1×10
13
/cm

未満であるため、ターンオフ損失を低減することができる。加えて、コレクタ層の少なくとも一部は、複数のピークのうち、最深部ピークに対して±3σpに含まれるドーズ量が総ドーズ量の13%以上を占めるように設けられている。これにより、短絡耐量を向上することができる。この結果、短絡耐量を向上しつつ、ターンオフ損失を低減できる半導体装置を提供することができる。
【0009】
この明細書における開示された複数の態様は、それぞれの目的を達成するために、互いに異なる技術的手段を採用する。請求の範囲およびこの項に記載した括弧内の符号は、後述する実施形態の部分との対応関係を例示的に示すものであって、技術的範囲を限定することを意図するものではない。この明細書に開示される目的、特徴、および効果は、後続の詳細な説明、および添付の図面を参照することによってより明確になる。
【図面の簡単な説明】
【0010】
第1実施形態に係る半導体装置を示す図である。
図1のII-II線に沿う断面図である。
半導体装置の作動を示すタイミングチャートである。
半導体装置の電界強度を示す図である。
短絡時の電界強度ピークを説明するための図である。
コレクタ層においてキャリア濃度のピークを示す図である
最深部ピークのドーズ量と短絡耐量の改善率との関係を示す図である。
オン電圧とターンオフ損失との関係を示す図である。
第2実施形態に係る半導体装置を示す図である。
第1素子領域を示す図である。
第2素子領域を示す図である。
変形例を示す図である。
変形例を示す図である。
変形例を示す図である。
【発明を実施するための形態】
(【0011】以降は省略されています)

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