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公開番号2025092620
公報種別公開特許公報(A)
公開日2025-06-19
出願番号2025054879
出願日2025-03-28
発明の名称遊技機
出願人株式会社サンセイアールアンドディ
代理人個人
主分類A63F 7/02 20060101AFI20250612BHJP(スポーツ;ゲーム;娯楽)
要約【課題】効率的な制御処理を実現することを目的とする。
【解決手段】CPUは、普通図柄1変動時間短縮状態信号、普通電動役物1開放延長状態信号、特別図柄1変動時間短縮状態信号、特別図柄2変動時間短縮状態信号を第1の出力ポートから試験信号として出力し、特図1停止図柄を第2の出力ポートから試験信号として出力し、特図2停止図柄を第3の出力ポートから試験信号として出力する試験信号出力処理を定期割り込み処理の一処理として実行する。
【選択図】図194
特許請求の範囲【請求項１】
遊技島に固定される外枠と、
前記外枠と開閉可能に取り付けられると共に、開口部を設けた前枠と、
前記前枠と開閉可能に取り付けられると共に、前記外枠と開閉可能に取り付けられる内枠と、
前記内枠に着脱可能に取り付けられると共に、前記開口部を介して視認可能な遊技領域が形成される遊技盤と、
前記遊技盤の下方の前記内枠に取り付けられ、前記遊技領域へ向かって遊技球を発射可能な発射装置と、
前記遊技盤の下方の前記内枠の後側に取り付けられる電源基板を収容する電源基板ボックスと、
前記遊技盤の後側に取り付けられ、遊技の進行を制御する遊技制御マイクロプロセッサが実装された遊技制御基板を収容する遊技制御基板ボックスと、
前記遊技盤の後側であって前記遊技制御基板ボックスとは異なる位置に取り付けられ、前記遊技制御基板からのコマンドに基づいて演出の進行を制御可能な演出制御マイクロプロセッサが実装された演出制御基板を収容する演出制御基板ボックスと、
を備える遊技機であって、
前記遊技制御マイクロプロセッサには、
ＣＰＵと、
前記ＣＰＵで実行するプログラム、および、前記プログラムにより参照される情報が格納されたＲＯＭと、
前記プログラムにより更新される情報を記憶可能なＲＡＭと、
複数種類の試験情報を出力可能な１バイトの複数の出力ポートと、
が少なくとも内蔵され、
前記遊技制御基板には、前記複数の出力ポートから出力される前記複数種類の試験情報を試験信号として出力する試験信号出力用コネクタが実装可能であり、
前記ＣＰＵは、
１バイトの複数の汎用レジスタと、
１バイトのフラグレジスタと、
を少なくとも有し、
前記ＣＰＵは、
試験信号を出力する試験信号出力処理を定期割り込み処理の一処理として実行し、
前記ＣＰＵは、前記試験信号出力処理において、
前記複数の汎用レジスタのうち第１のレジスタに、第１の所定値をセットする第１のＬＤ命令と、
前記ＲＡＭに記憶される遊技状態フラグを示すビットの値を調べる第１のＢＩＴ命令と、
前記第１のＢＩＴ命令で前記フラグレジスタのゼロフラグの値が１でないときには前記試験情報である普通図柄１変動時間短縮状態信号を出力するための前記第１のレジスタのビットをセットする第１のＳＥＴ命令と、
前記第１のＢＩＴ命令で前記フラグレジスタのゼロフラグの値が１でないときには前記試験情報である普通電動役物１開放延長状態信号を出力するための前記第１のレジスタのビットをセットする第２のＳＥＴ命令と、
前記第１のＢＩＴ命令で前記フラグレジスタのゼロフラグの値が１でないときには前記試験情報である特別図柄１変動時間短縮状態信号を出力するための前記第１のレジスタのビットをセットする第３のＳＥＴ命令と、
前記第１のＢＩＴ命令で前記フラグレジスタのゼロフラグの値が１でないときには前記試験情報である特別図柄２変動時間短縮状態信号を出力するための前記第１のレジスタのビットをセットする第４のＳＥＴ命令と、
前記複数の汎用レジスタのうち第２のレジスタに、前記第１のレジスタの値をセットする第４のＬＤ命令と、
第１の出力ポートに、前記第２のレジスタの値をライトして前記試験信号として出力する第１のＯＵＴ命令と、
前記第２のレジスタに、前記ＲＡＭに記憶される前記試験情報である特図１停止図柄をロードする第２のＬＤ命令と、
第２の出力ポートに、前記第２のレジスタの値をライトして前記試験信号として出力する第２のＯＵＴ命令と、
前記第２のレジスタに、前記ＲＡＭに記憶される前記試験情報である特図２停止図柄をロードする第３のＬＤ命令と、
第３の出力ポートに、前記第２のレジスタの値をライトして前記試験信号として出力する第３のＯＵＴ命令と、
を少なくとも実行し、
前記ＣＰＵは、
前記第１のＢＩＴ命令で前記フラグレジスタのゼロフラグの値が１であるときには前記第１のＳＥＴ命令、前記第２のＳＥＴ命令、前記第３のＳＥＴ命令、および、前記第４のＳＥＴ命令を実行しない、
ことを特徴とする遊技機。

発明の詳細な説明【技術分野】
【０００１】
本発明は、パチンコ遊技機などの遊技機に関する。
続きを表示（約 6,400 文字）【背景技術】
【０００２】
従来、始動口への遊技球の入賞を契機として遊技の制御処理を行う遊技機が知られている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
特開２０２３－１６２８５３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、効率的な制御処理については改良の余地があった。
【０００５】
本発明は、上述した課題を解決するためになされたものであり、効率的な制御処理を実現することを目的とする。
【課題を解決するための手段】
【０００６】
本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の適用例として実現することが可能である。なお、本欄における括弧内の参照符号や補足説明等は、本発明の理解を助けるために、後述する実施形態との対応関係を示したものであって、本発明を何ら限定するものではない。
【０００７】
［適用例１］
遊技島に固定される外枠（５１）と、
前記外枠と開閉可能に取り付けられると共に、開口部（５４）を設けた前枠（５３）と、
前記前枠と開閉可能に取り付けられると共に、前記外枠と開閉可能に取り付けられる内枠（５２）と、
前記内枠に着脱可能に取り付けられると共に、前記開口部を介して視認可能な遊技領域（３）が形成される遊技盤（２）と、
前記遊技盤の下方の前記内枠に取り付けられ、前記遊技領域へ向かって遊技球を発射可能な発射装置（１１２）と、
前記遊技盤の下方の前記内枠の後側に取り付けられる電源基板（１６２）を収容する電源基板ボックス（４５０）と、
前記遊技盤の後側に取り付けられ、遊技の進行を制御する遊技制御マイクロプロセッサ（８１）が実装された遊技制御基板（８０）を収容する遊技制御基板ボックス（４３０）と、
前記遊技盤の後側であって前記遊技制御基板ボックスとは異なる位置に取り付けられ、前記遊技制御基板からのコマンドに基づいて演出の進行を制御可能な演出制御マイクロプロセッサ（９１）が実装された演出制御基板（９０）を収容する演出制御基板ボックス（４２０）と、
を備える遊技機（１）であって、
前記遊技制御マイクロプロセッサには、
ＣＰＵ（８２）と、
前記ＣＰＵで実行するプログラム、および、前記プログラムにより参照される情報が格納されたＲＯＭ（８３）と、
前記プログラムにより更新される情報を記憶可能なＲＡＭ（８４）と、
複数種類の試験情報を出力可能な１バイトの複数の出力ポート（８９ｄ）と、
が少なくとも内蔵され、
前記遊技制御基板には、前記複数の出力ポートから出力される前記複数種類の試験情報を試験信号として出力する試験信号出力用コネクタ（８０ｍｈａ）が実装可能であり、
前記ＣＰＵは、
１バイトの複数の汎用レジスタと、
１バイトのフラグレジスタと、
を少なくとも有し、
前記ＣＰＵは、
試験信号を出力する試験信号出力処理（図１９２～図１９６の外－試験信号処理）を定期割り込み処理の一処理（図１３９のタイマＩＮＴ処理における９行目のＬＤ命令でタイマＩＮＴ処理テーブル「ＴＩＮＴＢＬ」のアドレスがセットされ、図１３６の遊技制御処理における１５行目のＣＡＬＬＥＸ命令により呼び出される外－定周期処理の一処理）として実行し、
前記ＣＰＵは、前記試験信号出力処理において、
前記複数の汎用レジスタのうち第１のレジスタ（Ｄレジスタ）に、第１の所定値（００Ｈ）をセットする第１のＬＤ命令（図１９３の外－試験信号処理における３２行目のＬＤ命令）と、
前記ＲＡＭに記憶される遊技状態フラグ（ＷＫＫＪＦＧ）を示すビットの値を調べる第１のＢＩＴ命令（図１９３の外－試験信号処理における３３行目のＪＢＩＴＱ命令）と、
前記第１のＢＩＴ命令で前記フラグレジスタのゼロフラグの値が１でないときには（ＢＩＴ０が１で時短中であるときには）前記試験情報である普通図柄１変動時間短縮状態信号を出力するための前記第１のレジスタ（Ｄレジスタ）のビット（出力ポート４のビット１）をセットする第１のＳＥＴ命令（図１９４の外－試験信号処理における３５行目のＳＥＴ命令）と、
前記第１のＢＩＴ命令で前記フラグレジスタのゼロフラグの値が１でないときには（ＢＩＴ０が１で時短中であるときには）前記試験情報である普通電動役物１開放延長状態信号を出力するための前記第１のレジスタ（Ｄレジスタ）のビット（出力ポート４のビット２）をセットする第２のＳＥＴ命令（図１９４の外－試験信号処理における３６行目のＳＥＴ命令）と、
前記第１のＢＩＴ命令で前記フラグレジスタのゼロフラグの値が１でないときには（ＢＩＴ０が１で時短中であるときには）前記試験情報である特別図柄１変動時間短縮状態信号を出力するための前記第１のレジスタ（Ｄレジスタ）のビット（出力ポート４のビット３）をセットする第３のＳＥＴ命令（図１９４の外－試験信号処理における３７行目のＳＥＴ命令）と、
前記第１のＢＩＴ命令で前記フラグレジスタのゼロフラグの値が１でないときには（ＢＩＴ０が１で時短中であるときには）前記試験情報である特別図柄２変動時間短縮状態信号を出力するための前記第１のレジスタ（Ｄレジスタ）のビット（出力ポート４のビット５）をセットする第４のＳＥＴ命令（図１９４の外－試験信号処理における３８行目のＳＥＴ命令）と、
前記複数の汎用レジスタのうち第２のレジスタ（Ａレジスタ）に、前記第１のレジスタ（Ｄレジスタ）の値をセットする第４のＬＤ命令（図１９４の外－試験信号処理における４４行目のＬＤ命令）と、
第１の出力ポート（ＰＴ＿ＷＴ４：出力ポート４）に、前記第２のレジスタ（Ａレジスタ）の値（試験信号２の内容）をライトして前記試験信号として出力する第１のＯＵＴ命令（図１９４の外－試験信号処理における４５行目のＯＵＴ命令）と、
前記第２のレジスタ（Ａレジスタ）に、前記ＲＡＭに記憶される前記試験情報である特図１停止図柄（ＷＴＳＴＺＧ）をロードする第２のＬＤ命令（図１９６の外－試験信号処理における８４行目のＬＤＱ命令）と、
第２の出力ポート（ＰＴ＿ＷＴ７：出力ポート７）に、前記第２のレジスタ（Ａレジスタ）の値（試験信号５の内容）をライトして前記試験信号として出力する第２のＯＵＴ命令（図１９６の外－試験信号処理における８５行目のＯＵＴ命令）と、
前記第２のレジスタ（Ａレジスタ）に、前記ＲＡＭに記憶される前記試験情報である特図２停止図柄（ＷＵＳＴＺＧ）をロードする第３のＬＤ命令（図１９６の外－試験信号処理における８６行目のＬＤＱ命令）と、
第３の出力ポート（ＰＴ＿ＷＴ８：出力ポート８）に、前記第２のレジスタ（Ａレジスタ）の値（試験信号６の内容）をライトして前記試験信号として出力する第３のＯＵＴ命令（図１９６の外－試験信号処理における８７行目のＯＵＴ命令）と、
を少なくとも実行し、
前記ＣＰＵは、
前記第１のＢＩＴ命令で前記フラグレジスタのゼロフラグの値が１であるときには（ＢＩＴ０が０で時短中でないときには）前記第１のＳＥＴ命令、前記第２のＳＥＴ命令、前記第３のＳＥＴ命令、および、前記第４のＳＥＴ命令を実行しない、
ことを特徴とする遊技機。
【発明の効果】
【０００８】
本発明によれば、効率的な制御処理を実現することができる。
【図面の簡単な説明】
【０００９】
遊技機の正面図である。
表示器類の拡大図である。
遊技機の主制御基板側の電気的な構成を示すブロック図である。
遊技機のサブ制御基板側の電気的な構成を示すブロック図である。
メインＲＯＭおよびメインＲＡＭを説明するための図である。
サブＲＯＭおよびサブＲＡＭを説明するための図である。
遊技機において使用される各種の乱数を説明するための図である。
判定テーブルＴ１～Ｔ４を説明するための図である。
大当たり種別判定テーブルＴ５の説明図である。
非時短状態時の変動パターン判定テーブルＴ６の説明図である。
時短状態時の変動パターン判定テーブルＴ６の説明図である。
電チュー開放パターン判定テーブルＴ７の説明図である。
大入賞口開放パターン判定テーブルＴ８の説明図である。
Ｖ開閉部材開放パターン判定テーブルＴ９の説明図である。
主制御メイン処理のフローチャートである。
メイン側タイマ割り込み処理のフローチャートである。
始動口センサ検出処理のフローチャートである。
特図２事前判定処理のフローチャートである。
特図１事前判定処理のフローチャートである。
普通動作処理のフローチャートである。
特別動作処理のフローチャートである。
特別図柄待機処理のフローチャートである。
大当たり判定処理のフローチャートである。
変動パターン選択処理の第１のフローチャートである。
変動パターン選択処理の第２のフローチャートである。
特別図柄変動中処理のフローチャートである。
特別図柄確定処理のフローチャートである。
遊技状態管理処理のフローチャートである。
遊技状態リセット処理のフローチャートである。
特別電動役物処理のフローチャートである。
Ｖ開閉部材動作処理のフローチャートである。
遊技状態設定処理のフローチャートである。
Ｖ領域センサ検出処理のフローチャートである。
保留球数処理のフローチャートである。
サブ制御メイン処理を示すフローチャートである。
サブ側タイマ割り込み処理のフローチャートである。
受信コマンド解析処理のフローチャートである。
先読み演出決定処理のフローチャートである。
事前判定情報記憶領域の構成を説明するための図である。
先読み演出パターン決定テーブルＴ５１の説明図である。
変動演出開始処理のフローチャートである。
基幹演出パターン決定テーブルＴ５２の説明図である。
チャンスアップ演出パターン決定テーブルＴ５３の説明図である。
変動演出中処理のフローチャートである。
表示制御処理のフローチャートである。
第１可動役物１４の移動態様を例示した説明図である。
第１可動役物１４の第２態様を例示した説明図である。
第２可動役物１５の第２態様を例示した説明図である。
枠可動役物６９の第２態様を例示した説明図である。
サブ表示画面６４の表示演出を例示した説明図である。
センサの位置を説明するための図である。
電源投入処理のフローチャートである。
電源断監視処理のフローチャートである。
サブ側ＲＡＭクリア処理のフローチャートである。
サブ側電源断復帰処理のフローチャートである。
ＲＡＭクリア時演出を説明するための図である。
電源断復帰時演出を説明するための図である。
役物エラー解除処理のフローチャートである。
可動役物原点復帰処理のフローチャートである。
可動役物初期動作処理のフローチャートである。
可動役物原点復帰動作１を説明するための図である。
可動役物原点復帰動作２を説明するための図である。
可動役物初期動作を説明するための図である。
可動役物以外の初期動作を説明するための図である。
リトライ動作を説明するための図である。
可動役物初期動作中の変動演出を説明するための図である。
エラー監視処理のフローチャートである。
エラー報知処理１のフローチャートである。
エラー報知処理２のフローチャートである。
エラー報知を説明するための図である。
可動役物のＬＥＤ演出を説明するための図である。
遊技領域の説明のための区分を示す説明図である。
センターユニットの上部構造を説明するための図である。
入賞口ユニット、および、センターユニットの左下部構造を示す正面図である。
入賞口ユニットを示す斜視図である。
入賞口ユニットの入球口を区別するための表示を示す説明図である。
センターユニットの左下部構造を示す斜視図である。
（Ａ）は補強ユニットを示す正面図であり、（Ｂ）は（Ａ）のＢ－Ｂ線断面図である。
（Ａ）は透明カバーユニットを示す正面図であり、（Ｂ）は（Ａ）のＢ－Ｂ線断面図である。
流路ユニットを示す正面図である。
流路ユニットを示す斜視図である。
障害釘の形状などの説明図である。
遊技機の背面図である。
主制御基板の実装面に実装される各種電子部品の配置の概要図などを示す図である。
主制御基板に形成される各種スルーホールの平面図、断面図および下面図の概略図である。
図８５の続きを示す概略図である。
図８４の領域Ａ１の拡大図である。
図８４の領域Ａ２の拡大図である。
図８４の領域Ａ３の拡大図（Ａ）、領域Ａ４の拡大図（Ｂ）である。
サブ制御基板および画像制御基板のＭＰＵ実装面に実装される各種電子部品の配置の概要図などを示す図である。
サブ制御基板および画像制御基板に形成される各種スルーホールの平面図、断面図および下面図の概略図である。
図９１の続きを示す概略図である。
図９０の領域Ｂの拡大図である。
図９０の領域Ｃの拡大図である。
電源基板の実装面に実装される各種電子部品の配置の概要図などを示す図である。
電源基板に形成される各種スルーホールの平面図、断面図および下面図の概略図である。
図９６の続きを示す概略図である。
払出制御基板の実装面に実装される各種電子部品の配置の概要図などを示す図である。
払出制御基板に形成される各種スルーホールの平面図、断面図および下面図の概略図である。
図９９の続きを示す概略図である。
【発明を実施するための形態】
【００１０】
＜第１実施形態＞
１．遊技機の構造
図１は、本発明の一実施形態としての遊技機１の正面図である。以下では、遊技機１の左右方向を、遊技機１に対面する遊技者から見た左右方向に一致させて説明する。また、遊技機１の前方向は、遊技機１から遊技者に向かう方向として説明し、遊技機１の後方向は、遊技者から遊技機１に向かう方向として説明する。
（【００１１】以降は省略されています）

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