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公開番号2025092612
公報種別公開特許公報(A)
公開日2025-06-19
出願番号2025054839
出願日2025-03-28
発明の名称遊技機
出願人株式会社サンセイアールアンドディ
代理人個人
主分類A63F 7/02 20060101AFI20250612BHJP(スポーツ;ゲーム;娯楽)
要約【課題】効率的な制御処理を実現することを目的とする。
【解決手段】遊技機は、遊技制御を実行する遊技制御マイクロプロセッサが実装された主基板と、主基板からのコマンドに基づいて演出制御を実行する演出制御マイクロプロセッサが実装された演出制御基板と、を備え、遊技制御マイクロプロセッサは、CPUと、当該CPUの実行するプログラムおよびプログラムにより参照される情報が格納されたROMと、プログラムにより更新される情報を記憶可能なRAMと、を少なくとも有し、CPUは、遊技の進行にあたり、ともに4バイトで構成される第1数と第2数とを比較する比較処理と、第1数から第2数を減算する減算処理と、を実行可能である。
【選択図】図156
特許請求の範囲【請求項１】
遊技機であって、
遊技制御を実行する遊技制御マイクロプロセッサが実装された主基板と、
前記主基板からのコマンドに基づいて演出制御を実行する演出制御マイクロプロセッサが実装された演出制御基板と、を備え、
前記遊技制御マイクロプロセッサは、ＣＰＵと、当該ＣＰＵの実行するプログラムおよび前記プログラムにより参照される情報が格納されたＲＯＭと、前記プログラムにより更新される情報を記憶可能なＲＡＭと、を少なくとも有し、
前記ＣＰＵは、１バイトの複数の汎用レジスタと、１バイトのフラグレジスタと、を少なくとも有しており、
前記ＣＰＵは、遊技の進行にあたり、ともに４バイトで構成される第１数と第２数とを比較する比較処理を実行可能であり、
前記第１数は、前記ＲＡＭの第１記憶領域に記憶されており、前記第２数は、前記ＲＡＭの第２記憶領域に記憶されており、
前記比較処理は、
前記汎用レジスタで構成される第１ペアレジスタに、前記第１記憶領域の先頭アドレスからの２バイトを設定値として格納するとともに、前記汎用レジスタで構成される第２ペアレジスタに、前記第２記憶領域の先頭アドレスからの２バイトを減算値として格納する第１格納処理、および、前記第１ペアレジスタに、前記第１記憶領域の先頭アドレスに２を加算したアドレス値からの２バイトを設定値として格納するとともに、前記第２ペアレジスタに、前記第２記憶領域の先頭アドレスに２を加算したアドレス値からの２バイトを減算値として格納する第２格納処理の一方を実行する第１処理と、
前記第１ペアレジスタに格納された前記設定値と前記第２ペアレジスタに格納された前記減算値とを比較する第２処理と、
前記設定値と前記減算値とが異なる場合は呼び出し元へ戻り、前記設定値と前記減算値とが同一である場合は次の第４処理へ移行する第３処理と、
前記第１格納処理および前記第２格納処理の他方を実行する第４処理と、
前記第１ペアレジスタに格納された前記設定値と前記第２ペアレジスタに格納された前記減算値とを比較する第５処理と、から構成され、
前記ＣＰＵは、遊技の進行にあたり、前記第１数から前記第２数を減算する減算処理を実行可能であり、
前記減算処理は、
前記汎用レジスタで構成される第３ペアレジスタに、前記第１記憶領域の先頭アドレスからの２バイトを設定値として格納するとともに、前記汎用レジスタで構成される第４ペアレジスタに、前記第２記憶領域の先頭アドレスからの２バイトを減算値として格納する第３格納処理、および、前記第３ペアレジスタに、前記第１記憶領域の先頭アドレスに２を加算したアドレス値からの２バイトを設定値として格納するとともに、前記第４ペアレジスタに、前記第２記憶領域の先頭アドレスに２を加算したアドレス値からの２バイトを減算値として格納する第４格納処理のうちの一方を実行することにより、前記第１数の下位２バイトを前記第３ペアレジスタに格納するとともに、前記第２数の下位２バイトを前記第４ペアレジスタに格納する第６処理と、
前記第３ペアレジスタに格納された前記設定値から前記第４ペアレジスタに格納された前記減算値を減算する第７処理と、
前記第１記憶領域の前記下位２バイトが格納されていたアドレス値からの２バイトに、前記第３ペアレジスタに格納された減算後の前記設定値を格納する第８処理と、
前記第３格納処理および前記第４格納処理のうちの一方を実行することにより、前記第１数の上位２バイトを前記第３ペアレジスタに格納し、前記第２数の上位２バイトを前記第４ペアレジスタに格納する第９処理と、
前記第３ペアレジスタに格納された前記設定値から前記第４ペアレジスタに格納された前記減算値およびキャリーフラグを減算する第１０処理と、
前記第１記憶領域の前記上位２バイトが格納されていたアドレス値からの２バイトに、前記第３ペアレジスタに格納された減算後の前記設定値を格納する第１１処理と、から構成される、
ことを特徴とする遊技機。

発明の詳細な説明【技術分野】
【０００１】
本発明は、パチンコ遊技機などの遊技機に関する。
続きを表示（約 5,500 文字）【背景技術】
【０００２】
従来、始動口への遊技球の入賞を契機として遊技の制御処理を行う遊技機が知られている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
特開２０２３－１６２８５３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、効率的な制御処理については改良の余地があった。
【０００５】
本発明は、上述した課題を解決するためになされたものであり、効率的な制御処理を実現することを目的とする。
【課題を解決するための手段】
【０００６】
本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の適用例として実現することが可能である。なお、本欄における括弧内の参照符号や補足説明等は、本発明の理解を助けるために、後述する実施形態との対応関係を示したものであって、本発明を何ら限定するものではない。
【０００７】
［適用例１］
遊技機であって、
遊技制御を実行する遊技制御マイクロプロセッサ（遊技制御用マイコン８１）が実装された主基板（主制御基板８０）と、
前記主基板からのコマンドに基づいて演出制御を実行する演出制御マイクロプロセッサ（演出制御用マイコン９１）が実装された演出制御基板（サブ制御基板９０）と、を備え、
前記遊技制御マイクロプロセッサは、ＣＰＵ（メインＣＰＵ８２）と、当該ＣＰＵの実行するプログラムおよび前記プログラムにより参照される情報が格納されたＲＯＭ（メインＲＯＭ８３）と、前記プログラムにより更新される情報を記憶可能なＲＡＭ（メインＲＡＭ８４）と、を少なくとも有し、
前記ＣＰＵは、１バイトの複数の汎用レジスタと、１バイトのフラグレジスタと、を少なくとも有しており、
前記ＣＰＵは、遊技の進行にあたり、ともに４バイトで構成される第１数と第２数とを比較する比較処理（外－４バイト値比較処理「Ｋ４ＢＣＭＰ」（図１５６））を実行可能であり、
前記第１数は、前記ＲＡＭの第１記憶領域に記憶されており、前記第２数は、前記ＲＡＭの第２記憶領域に記憶されており、
前記比較処理は、
前記汎用レジスタで構成される第１ペアレジスタ（ＨＬレジスタ）に、前記第１記憶領域の先頭アドレスからの２バイトを設定値として格納するとともに、前記汎用レジスタで構成される第２ペアレジスタ（ＤＥレジスタ）に、前記第２記憶領域の先頭アドレスからの２バイトを減算値として格納する第１格納処理、および、前記第１ペアレジスタに、前記第１記憶領域の先頭アドレスに２を加算したアドレス値からの２バイトを設定値として格納するとともに、前記第２ペアレジスタに、前記第２記憶領域の先頭アドレスに２を加算したアドレス値からの２バイトを減算値として格納する第２格納処理の一方を実行する第１処理と、
前記第１ペアレジスタに格納された前記設定値と前記第２ペアレジスタに格納された前記減算値とを比較する第２処理と、
前記設定値と前記減算値とが異なる場合は呼び出し元へ戻り、前記設定値と前記減算値とが同一である場合は次の第４処理へ移行する第３処理と、
前記第１格納処理および前記第２格納処理の他方を実行する第４処理と、
前記第１ペアレジスタに格納された前記設定値と前記第２ペアレジスタに格納された前記減算値とを比較する第５処理と、から構成され、
前記ＣＰＵは、遊技の進行にあたり、前記第１数から前記第２数を減算する減算処理（外－４バイト値減算処理「Ｋ４ＢＳＵＢ」（図１５７））を実行可能であり、
前記減算処理は、
前記汎用レジスタで構成される第３ペアレジスタ（ＨＬレジスタ）に、前記第１記憶領域の先頭アドレスからの２バイトを設定値として格納するとともに、前記汎用レジスタで構成される第４ペアレジスタ（ＤＥレジスタ）に、前記第２記憶領域の先頭アドレスからの２バイトを減算値として格納する第３格納処理、および、前記第３ペアレジスタに、前記第１記憶領域の先頭アドレスに２を加算したアドレス値からの２バイトを設定値として格納するとともに、前記第４ペアレジスタに、前記第２記憶領域の先頭アドレスに２を加算したアドレス値からの２バイトを減算値として格納する第４格納処理のうちの一方を実行することにより、前記第１数の下位２バイトを前記第３ペアレジスタに格納するとともに、前記第２数の下位２バイトを前記第４ペアレジスタに格納する第６処理と、
前記第３ペアレジスタに格納された前記設定値から前記第４ペアレジスタに格納された前記減算値を減算する第７処理と、
前記第１記憶領域の前記下位２バイトが格納されていたアドレス値からの２バイトに、前記第３ペアレジスタに格納された減算後の前記設定値を格納する第８処理と、
前記第３格納処理および前記第４格納処理のうちの一方を実行することにより、前記第１数の上位２バイトを前記第３ペアレジスタに格納し、前記第２数の上位２バイトを前記第４ペアレジスタに格納する第９処理と、
前記第３ペアレジスタに格納された前記設定値から前記第４ペアレジスタに格納された前記減算値およびキャリーフラグを減算する第１０処理と、
前記第１記憶領域の前記上位２バイトが格納されていたアドレス値からの２バイトに、前記第３ペアレジスタに格納された減算後の前記設定値を格納する第１１処理と、から構成される、
ことを特徴とする遊技機。
【発明の効果】
【０００８】
本発明によれば、効率的な制御処理を実現することができる。
【図面の簡単な説明】
【０００９】
遊技機の正面図である。
表示器類の拡大図である。
遊技機の主制御基板側の電気的な構成を示すブロック図である。
遊技機のサブ制御基板側の電気的な構成を示すブロック図である。
メインＲＯＭおよびメインＲＡＭを説明するための図である。
サブＲＯＭおよびサブＲＡＭを説明するための図である。
遊技機において使用される各種の乱数を説明するための図である。
判定テーブルＴ１～Ｔ４を説明するための図である。
大当たり種別判定テーブルＴ５の説明図である。
非時短状態時の変動パターン判定テーブルＴ６の説明図である。
時短状態時の変動パターン判定テーブルＴ６の説明図である。
電チュー開放パターン判定テーブルＴ７の説明図である。
大入賞口開放パターン判定テーブルＴ８の説明図である。
Ｖ開閉部材開放パターン判定テーブルＴ９の説明図である。
主制御メイン処理のフローチャートである。
メイン側タイマ割り込み処理のフローチャートである。
始動口センサ検出処理のフローチャートである。
特図２事前判定処理のフローチャートである。
特図１事前判定処理のフローチャートである。
普通動作処理のフローチャートである。
特別動作処理のフローチャートである。
特別図柄待機処理のフローチャートである。
大当たり判定処理のフローチャートである。
変動パターン選択処理の第１のフローチャートである。
変動パターン選択処理の第２のフローチャートである。
特別図柄変動中処理のフローチャートである。
特別図柄確定処理のフローチャートである。
遊技状態管理処理のフローチャートである。
遊技状態リセット処理のフローチャートである。
特別電動役物処理のフローチャートである。
Ｖ開閉部材動作処理のフローチャートである。
遊技状態設定処理のフローチャートである。
Ｖ領域センサ検出処理のフローチャートである。
保留球数処理のフローチャートである。
サブ制御メイン処理を示すフローチャートである。
サブ側タイマ割り込み処理のフローチャートである。
受信コマンド解析処理のフローチャートである。
先読み演出決定処理のフローチャートである。
事前判定情報記憶領域の構成を説明するための図である。
先読み演出パターン決定テーブルＴ５１の説明図である。
変動演出開始処理のフローチャートである。
基幹演出パターン決定テーブルＴ５２の説明図である。
チャンスアップ演出パターン決定テーブルＴ５３の説明図である。
変動演出中処理のフローチャートである。
表示制御処理のフローチャートである。
第１可動役物１４の移動態様を例示した説明図である。
第１可動役物１４の第２態様を例示した説明図である。
第２可動役物１５の第２態様を例示した説明図である。
枠可動役物６９の第２態様を例示した説明図である。
サブ表示画面６４の表示演出を例示した説明図である。
センサの位置を説明するための図である。
電源投入処理のフローチャートである。
電源断監視処理のフローチャートである。
サブ側ＲＡＭクリア処理のフローチャートである。
サブ側電源断復帰処理のフローチャートである。
ＲＡＭクリア時演出を説明するための図である。
電源断復帰時演出を説明するための図である。
役物エラー解除処理のフローチャートである。
可動役物原点復帰処理のフローチャートである。
可動役物初期動作処理のフローチャートである。
可動役物原点復帰動作１を説明するための図である。
可動役物原点復帰動作２を説明するための図である。
可動役物初期動作を説明するための図である。
可動役物以外の初期動作を説明するための図である。
リトライ動作を説明するための図である。
可動役物初期動作中の変動演出を説明するための図である。
エラー監視処理のフローチャートである。
エラー報知処理１のフローチャートである。
エラー報知処理２のフローチャートである。
エラー報知を説明するための図である。
可動役物のＬＥＤ演出を説明するための図である。
遊技領域の説明のための区分を示す説明図である。
センターユニットの上部構造を説明するための図である。
入賞口ユニット、および、センターユニットの左下部構造を示す正面図である。
入賞口ユニットを示す斜視図である。
入賞口ユニットの入球口を区別するための表示を示す説明図である。
センターユニットの左下部構造を示す斜視図である。
（Ａ）は補強ユニットを示す正面図であり、（Ｂ）は（Ａ）のＢ－Ｂ線断面図である。
（Ａ）は透明カバーユニットを示す正面図であり、（Ｂ）は（Ａ）のＢ－Ｂ線断面図である。
流路ユニットを示す正面図である。
流路ユニットを示す斜視図である。
障害釘の形状などの説明図である。
遊技機の背面図である。
主制御基板の実装面に実装される各種電子部品の配置の概要図などを示す図である。
主制御基板に形成される各種スルーホールの平面図、断面図および下面図の概略図である。
図８５の続きを示す概略図である。
図８４の領域Ａ１の拡大図である。
図８４の領域Ａ２の拡大図である。
図８４の領域Ａ３の拡大図（Ａ）、領域Ａ４の拡大図（Ｂ）である。
サブ制御基板および画像制御基板のＭＰＵ実装面に実装される各種電子部品の配置の概要図などを示す図である。
サブ制御基板および画像制御基板に形成される各種スルーホールの平面図、断面図および下面図の概略図である。
図９１の続きを示す概略図である。
図９０の領域Ｂの拡大図である。
図９０の領域Ｃの拡大図である。
電源基板の実装面に実装される各種電子部品の配置の概要図などを示す図である。
電源基板に形成される各種スルーホールの平面図、断面図および下面図の概略図である。
図９６の続きを示す概略図である。
払出制御基板の実装面に実装される各種電子部品の配置の概要図などを示す図である。
払出制御基板に形成される各種スルーホールの平面図、断面図および下面図の概略図である。
図９９の続きを示す概略図である。
【発明を実施するための形態】
【００１０】
＜第１実施形態＞
１．遊技機の構造
図１は、本発明の一実施形態としての遊技機１の正面図である。以下では、遊技機１の左右方向を、遊技機１に対面する遊技者から見た左右方向に一致させて説明する。また、遊技機１の前方向は、遊技機１から遊技者に向かう方向として説明し、遊技機１の後方向は、遊技者から遊技機１に向かう方向として説明する。
（【００１１】以降は省略されています）

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