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公開番号2025180081
公報種別公開特許公報(A)
公開日2025-12-11
出願番号2024087174
出願日2024-05-29
発明の名称制御システム、制御装置および制御方法
出願人三菱重工業株式会社
代理人個人,個人,個人,個人,個人
主分類G05B 19/042 20060101AFI20251204BHJP(制御;調整)
要約【課題】第1制御装置における通信部からの入力周期よりも短い周期で第2制御装置で生成された信号を、第1制御装置で通信部から適切に入力することができる。
【解決手段】制御システムは、第1制御装置と、第2制御装置と、第1制御装置と第2制御装置との間で所定の信号を入出力する通信部とを備え、第2制御装置は、入力信号を複数の異なる遅延時間分遅延させた各信号である複数の出力信号を出力する遅延部と、遅延部の複数の出力信号を通信部へ出力する出力部と、を備え、第1制御装置は、通信部から、複数の出力信号を、最短の遅延時間より長い時間間隔で入力する入力部と、入力した複数の出力信号を記憶する記憶部と、を備える。
【選択図】図2A
特許請求の範囲【請求項１】
第１制御装置と、第２制御装置と、第１制御装置と第２制御装置との間で所定の信号を入出力する通信部とを備え、
前記第２制御装置は、
入力信号を複数の異なる遅延時間分遅延させた各信号である複数の出力信号を出力する遅延部と、
前記遅延部の複数の前記出力信号を前記通信部へ出力する出力部と、
を備え、
前記第１制御装置は、
前記通信部から、複数の前記出力信号を、最短の前記遅延時間より長い時間間隔で入力する入力部と、
入力した複数の前記出力信号を記憶する記憶部と、
を備える
制御システム。
続きを表示（約 680 文字）【請求項２】
最長の前記遅延時間が、前記時間間隔を最短の前記遅延時間で除した値に１を加えた値を前記最短の遅延時間に乗じた値以上である
請求項１に記載の制御システム。
【請求項３】
前記出力部は、出力する前記出力信号の送出時刻に対応したカウント値をさらに出力する
請求項２に記載の制御システム。
【請求項４】
前記記憶部に記憶された前記出力信号のうち、同一の前記カウント値に対応する信号が破棄される
請求項３に記載の制御システム。
【請求項５】
請求項１から４のいずれか１項に記載の制御システムが備える前記第１制御装置である、
制御装置。
【請求項６】
請求項１から４のいずれか１項に記載の制御システムが備える前記第２制御装置である、
制御装置。
【請求項７】
第１制御装置と、第２制御装置と、第１制御装置と第２制御装置との間で所定の信号を入出力する通信部とを備える制御システムの制御方法であって、
前記第２制御装置は、
入力信号を複数の異なる遅延時間分遅延させた各信号である複数の出力信号を出力する遅延部と、
前記遅延部の複数の前記出力信号を前記通信部へ出力する出力部と、
を備え、
前記第１制御装置において、
前記通信部から、複数の前記出力信号を、最短の前記遅延時間より長い時間間隔で入力するステップと、
入力した複数の前記出力信号を記憶するステップと、
を含む制御方法。

発明の詳細な説明【技術分野】
【０００１】
本開示は、制御システム、制御装置および制御方法に関する。
続きを表示（約 1,900 文字）【背景技術】
【０００２】
特許文献１には、背景技術（特許文献１の図６等）として、システムクロックを逓倍したサンプリングクロックを、所定の遅延時間を有する遅延素子を複数直列に接続した直列回路へ入力することで生成した複数のクロックを、複数のＤ型フリップフロップの各クロック端子に供給することで、オーバーサンプリングを行う構成が記載されている。この構成によれば、例えばシステムクロックを逓倍した周期よりも高い時間分解能を得ることができる。
【先行技術文献】
【特許文献】
【０００３】
特開２００９－２６４８２７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、上位の制御装置と、１または複数の下位の制御装置と、上位の制御装置と下位の制御装置との間の通信部とからシステムを構成する分散制御システムでは、上位の制御装置における通信部からのデータの入力周期よりも短い周期で下位の制御装置において生成されたデータを、上位の制御装置で取得したいというニーズがある。この場合、通信部による制約があるため、例えば上位の制御装置に、特許文献１に記載されているようなオーバーサンプリングでデータを取り込むための構成を設けたとしても効果的ではない。
【０００５】
本開示は、上記事情に鑑みてなされたものであり、上位の制御装置における通信部からの入力周期よりも短い周期で下位の制御装置で生成された信号を、上位の制御装置で通信部から適切に入力することができる制御システム、制御装置および制御方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、本開示に係る制御システムは、第１制御装置と、第２制御装置と、第１制御装置と第２制御装置との間で所定の信号を入出力する通信部とを備え、前記第２制御装置は、入力信号を複数の異なる遅延時間分遅延させた各信号である複数の出力信号を出力する遅延部と、前記遅延部の複数の前記出力信号を前記通信部へ出力する出力部と、を備え、前記第１制御装置は、前記通信部から、複数の前記出力信号を、最短の前記遅延時間より長い時間間隔で入力する入力部と、入力した複数の前記出力信号を記憶する記憶部と、を備える。
【０００７】
本開示に係る制御方法は、第１制御装置と、第２制御装置と、第１制御装置と第２制御装置との間で所定の信号を入出力する通信部とを備える制御システムの制御方法であって、前記第２制御装置は、入力信号を複数の異なる遅延時間分遅延させた各信号である複数の出力信号を出力する遅延部と、前記遅延部の複数の前記出力信号を前記通信部へ出力する出力部と、を備え、前記第１制御装置において、前記通信部から、複数の前記出力信号を、最短の前記遅延時間より長い時間間隔で入力するステップと、入力した複数の前記出力信号を記憶するステップと、を含む。
【発明の効果】
【０００８】
本開示の制御システム、制御装置および制御方法によれば、第１制御装置における通信部からの入力周期よりも短い周期で、第２制御装置で生成された信号を、第１制御装置で通信部から適切に入力することができる。
【図面の簡単な説明】
【０００９】
本開示の実施形態に係る制御システムの構成例を示すブロック図である。
本開示の実施形態に係る記録データ処理部等の構成例を示すブロック図である。
本開示の実施形態に係る記録データ処理部等の他の構成例を示すブロック図である。
本開示の実施形態に係る低速演算制御装置の動作例を示すフローチャートである。
本開示の実施形態に係る制御システムの動作例を示すタイミングチャートである。
本開示の実施形態に係るコンピュータの構成を示す概略ブロック図である。
【発明を実施するための形態】
【００１０】
以下、本開示の実施形態に係る制御システムおよび制御方法について、図１～図４を参照して説明する。なお、各図において同一または対応する構成には同一の符号を用いて説明を適宜省略する。図１は、本開示の実施形態に係る制御システムの構成例を示すブロック図である。図２Ａは、本開示の実施形態に係る記録データ処理部等の構成例を示すブロック図である。図２Ｂは、本開示の実施形態に係る記録データ処理部等の他の構成例を示すブロック図である。
（【００１１】以降は省略されています）

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