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公開番号2025178258
公報種別公開特許公報(A)
公開日2025-12-05
出願番号2025144471,2024061394
出願日2025-09-01,2021-09-27
発明の名称積層された単一光子アバランシェダイオード(SPAD)画素アレイとのトランジスタ統合
出願人アップルインコーポレイテッド,Apple Inc.
代理人個人,個人,個人,個人,個人
主分類H10F 39/18 20250101AFI20251128BHJP()
要約【課題】単一光子アバランシェダイオード(SPAD)を有する画素のアレイを用いた光検出器を提供する。
【解決手段】画素アレイは、画素と同じチップ又はウエハ上に配置されており、画素アレイの集光面の反対側のウエハの表面上に位置する、各SPADについて1つ以上の制御トランジスタを含む構成を有し得る。制御トランジスタは、画素アレイのウエハに接合された論理チップと相互接続するように配置又は構成され得る。画素は、ドーピング勾配を有する基板内に形成していることができる。制御トランジスタは、SPAD上若しくはSPAD内に配置され得るか、又はSPADに隣接しているが、SPADから絶縁され得る。個々のSPADとそれぞれの制御トランジスタとの間の分離は、浅いトレンチ分離領域又は深いトレンチ分離領域を使用することができる。
【選択図】図2
特許請求の範囲【請求項１】
画素アレイの画素であって、
前記画素は、前記画素の側面を形成し、前記画素アレイの上面と前記上面の反対側の前記画素アレイの集光面との間で、前記画素アレイの半導体基板を少なくとも部分的に通って延在している絶縁壁と、
前記上面に隣接するカソード層、及び前記半導体基板内で前記上面の反対側の前記カソード層の側面に隣接するアノード層を、含む単一光子アバランシェダイオード（ＳＰＡＤ）と、
前記上面に隣接し、前記ＳＰＡＤと電気的に接続された制御トランジスタと、を備える、画素アレイの画素。
続きを表示（約 2,000 文字）【請求項２】
前記制御トランジスタが第１の制御トランジスタであり、
前記画素は、第２の制御トランジスタを更に備え、
前記第１の制御トランジスタがゲートトランジスタであり、
前記第２の制御トランジスタは、前記ＳＰＡＤに電気的に接続されているクエンチングトランジスタである、請求項１に記載の画素。
【請求項３】
前記上面から前記半導体基板内に少なくとも部分的に延在している浅いトレンチ絶縁材料を更に備え、
前記浅いトレンチ絶縁材料が、前記画素の第１の領域と、前記画素の第２の領域と、前記画素の第３の領域とを分離しており、
前記クエンチングトランジスタは前記第１の領域内に形成されており、
前記ＳＰＡＤの前記アノード層及び前記カソード層は、少なくとも部分的に前記第２の領域に形成されており、
前記ゲートトランジスタは前記第３の領域内に形成されている、請求項２に記載の画素。
【請求項４】
前記ゲートトランジスタがｎＭＯＳトランジスタであり、
前記第１の領域はｎ－ウェル領域を含み、
前記第３の領域は、深いｎ－ウェル領域と、前記深いｎ－ウェル領域内に形成されたｐ－ウェル領域と、を含む、請求項３に記載の画素。
【請求項５】
前記ゲートトランジスタは、第１のｐＭＯＳトランジスタであり、
前記クエンチングトランジスタは、第２のｐＭＯＳトランジスタであり、
前記第１の領域が、第１のｎ－ウェル領域を含み、
前記第３の領域が、第２のｎ－ウェル領域を含み、
前記クエンチングトランジスタが、前記第１のｎ－ウェル領域内に形成されており、
前記ゲートトランジスタが、前記第２のｎ－ウェル領域内に形成されている、請求項３に記載の画素。
【請求項６】
ｐ－ウェル領域と、前記ｐ－ウェル領域から分離された深いｐ－ウェル領域と、を更に備え、
前記深いｐ－ウェル領域は、内部ｎ－ウェル領域を含み、
前記クエンチングトランジスタが、前記内部ｎ－ウェル領域内に形成されたｐＭＯＳトランジスタであり、
前記ゲートトランジスタは、前記ｐ－ウェル領域内に形成されたｎＭＯＳトランジスタである、請求項２に記載の画素。
【請求項７】
第１のｐ－ウェル領域と、第２のｐ－ウェル領域と、を更に備え、
前記クエンチングトランジスタは、前記第１のｐ－ウェル領域内に形成された第１のｎＭＯＳトランジスタであり、
前記ゲートトランジスタは、前記第２のｐ－ウェル領域内に形成された第２のｎＭＯＳトランジスタである、請求項２に記載の画素。
【請求項８】
第１のｐ－ウェル領域を含む第１の深いｎ－ウェル領域と、第２のｐ－ウェル領域を含む第２の深いｎ－ウェル領域と、を更に備え、
前記半導体基板は、ｎ型であり、
前記クエンチングトランジスタが、前記第１のｐ－ウェル領域内に形成された第１のｎＭＯＳトランジスタであり、
前記ゲートトランジスタは、前記第２のｐ－ウェル領域に形成された第２のｎＭＯＳトランジスタである、請求項２に記載の画素。
【請求項９】
前記制御トランジスタは、第１の制御トランジスタであり、
前記画素は、第２の制御トランジスタを更に含み、
前記画素は、第３の制御トランジスタを更に含み、
前記第１の制御トランジスタは、前記ＳＰＡＤの第１の電圧ソースとカソードとの間に電気的に接続されたクエンチングトランジスタであり、
前記第２の制御トランジスタは再充電トランジスタであり、
前記第３の制御トランジスタはゲートトランジスタであり、
前記再充電トランジスタは、共通ノードにおいて、第２の電圧ソースと第３の電圧ソースとの間の前記ゲートトランジスタと直列に接続されており、
前記ＳＰＡＤの前記カソードが、前記共通ノードに接続されている、請求項１に記載の画素。
【請求項１０】
第１のｎ－ウェル領域と、前記第１のｎ－ウェル領域から分離された第２のｎ－ウェル領域と、ｐ－ウェル領域と、を含む深いｐ－ウェル領域を更に備え、
前記ゲートトランジスタは、前記ｐ－ウェル領域に形成されたｎＭＯＳトランジスタであり、
前記再充電トランジスタは、前記第１のｎ－ウェル領域内に形成された第１のｐＭＯＳトランジスタであり、
前記クエンチングトランジスタは、前記第２のｎ－ウェル領域に形成された第２のｐＭＯＳトランジスタである、請求項９に記載の画素。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本開示は、概して、光検出器、集光エレメント、又は光検出エレメントとして単一光子アバランシェダイオード（ＳＰＡＤ）を有する画素アレイを含む画像センサに関する。
続きを表示（約 2,400 文字）【０００２】
（関連出願の相互参照）
本出願は、非暫定的であり、２０２０年９月２５日に出願された米国仮特許出願第Ｎｏ．６３／０８３，２６２号の３５Ｕ．Ｓ．Ｃ．§１１９（ｅ）の下で利益を主張するものであり、その内容は、本明細書に完全に開示されているかのように参照により本明細書に組み込まれる。
【背景技術】
【０００３】
電子イメージング又はカメラデバイスは、現在、セル式電話、タブレット又はデスクトップコンピュータ、携帯情報端末などの様々な種類の電子デバイス上で一般的である。これらのイメージングデバイスは、個々の集光センサのアレイ、又は画素のみを使用する場合がある。画素は、多くの場合、半導体ベースであり、受信した光を、電気信号に変換し全画像のそれぞれの部分を生成するように処理される。
【０００４】
個々の画素はそれぞれ、画素の光感知又はイメージング動作を制御する付随回路（例えば、電源ライン、クエンチング又はゲートトランジスタなどの制御エレクトロニクス、及びその他の構成要素又は回路）と接続され得る。画素の付随回路及び集光半導体部分の配置方法は、画素の集光能力に影響を及ぼし得る。画素の付随回路及び集光半導体部分をどのように配置するかは、電子イメージングデバイス又はカメラデバイスに含まれるウエハの数をより良く使用又は決定することができる。いくつかの実施形態では、画素アレイは、第１のウエハが接合される第２のウエハ上に実装される付随回路と共に、第１のウエハの一部として実装され得る。他の実施形態では、画素アレイは、第１のウエハの一部として実装され、画素の制御又は他の回路構成要素を含む第２のウエハと接合又は結合されてもよく、第２のウエハは、供給及び論理構成要素並びに回路を含む第３のウエハと接合又は結合され得る。
【発明の概要】
【０００５】
この概要は、以下の「発明を実施するための形態」のセクションにおいて更に説明される、選択された概念を、単純化した形で紹介するために提供される。この概要は、クレームされている主題の主要な特徴又は本質的な特徴を特定することを意図されておらず、また、クレームされている主題の範囲の決定を支援するものとして使用されることも意図されていない。
【０００６】
光検出器、光センサ若しくは画像センサ、それらの内部構成要素、及びそれらの内部構成要素の配置についてデバイス、システム、及び構造体が本明細書に開示される。画像センサは、光検出器が単一光子アバランシェダイオード（ＳＰＡＤ）を含む画素アレイを含み得る。画像センサは、画素ウエハ及び論理及び／又は制御回路ウエハなど、１つ以上の別個に作製されたウエハ又はチップを接続又は結合することによって形成されてもよい。
【０００７】
様々な実装及び実施形態は、ＳＰＡＤの内部構造化、並びにＳＰＡＤの様々な供給及び／又は制御トランジスタの位置決めを対象とする。特定の供給及び制御トランジスタは、それぞれのＳＰＡＤに近接して画素ウエハ上に配置されてもよく、又はいくつかの実施形態では、専用ウエハ上に別々に配置され得る。
【０００８】
より具体的には、実施形態の第１のセットには、画素アレイの構造が開示される。１つ以上の画素は、ＳＰＡＤ、並びに画素内に形成され、ＳＰＡＤと動作可能に接続された１つ以上の制御トランジスタを含むことができる。制御トランジスタは、画素アレイの半導体基板内に形成され、画素は画素の集光面とは反対側の画素の上面に隣接し得る。画素は、画素の上面から画素の集光面まで少なくとも部分的に延在している絶縁壁の間に配置され得る。ＳＰＡＤのアノード層は、半導体基板内に形成され得、基板はドーピング勾配で形成され得る。第１のファミリー内の特定の実施形態は、１つ、２つ、又は３つの制御トランジスタを有する実施形態を説明する。
【０００９】
別の実施形態のセットは、長方形アレイとして配置された複数の画素セル及び複数のトランジスタ領域を有する、半導体基板内に形成された画素ウエハを説明する。画素アレイの各画素は、ＳＰＡＤを含み、少なくとも１つの制御トランジスタが各トランジスタ領域内に形成される。深いトレンチ絶縁壁は、画素ウエハの上面から半導体基板の中に、又は上面と反対側の画素ウエハの裏面の近くまで延在し得る。深いトレンチ絶縁壁は、トランジスタ領域を画素セルから分離している。各画素セルのＳＰＡＤは、上面に近接するｎ型カソード、及び上面と反対側のｎ型カソードの下に形成されたｐ型アノードによって形成される。半導体基板は、ドーピング勾配を有するｐ型半導体であり得る。
【００１０】
別の一組の実施形態は、画素セルのアレイを含む画素ウエハと、画素ウエハに接合された第１の側面を有する制御トランジスタウエハと、第１の側面とは反対側の制御トランジスタウエハの第２の側面に接合された論理ウエハと、を含む、光検出器デバイスを説明する。画素ウエハ内の画素セルのアレイの各画素セルは、ＳＰＡＤを含む。制御トランジスタウエハは、各画素セルに対して、それぞれの制御トランジスタ用の、少なくとも再充電トランジスタ、ゲートトランジスタ、及びクエンチングトランジスタを含む制御トランジスタを含む。制御トランジスタは、対応する画素のＳＰＡＤの光検出動作を制御することができる。論理ウエハは、光検出動作に基づいて、制御トランジスタウエハからの相互接続パッドを介して電気信号を受信し得る回路構成要素を含み得る。
本開示は、添付の図面と併せて以下の詳細な説明によって容易に理解され、同様の参照番号は同様の構造要素を示す。
【図面の簡単な説明】
（【００１１】以降は省略されています）

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