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公開番号2025172941
公報種別公開特許公報(A)
公開日2025-11-26
出願番号2025148295,2024062374
出願日2025-09-08,2023-02-15
発明の名称半導体パッケージ
出願人大日本印刷株式会社
代理人個人,個人,個人
主分類H01L 25/04 20230101AFI20251118BHJP(基本的電気素子)
要約【課題】大型の基板上に配線層を形成するための製造方法を提供する。
【解決手段】半導体パッケージ1において、再配線要素31は、絶縁性を有する絶縁層33及び絶縁層に覆われる第1再配線層34を含み、第1再配線層は、再配線要素31における半導体素子が重なる面に少なくとも一部が位置する第1導電部30Eを含む。再配線要素の絶縁層は、再配線層チップ30がインターポーザ20と隣り合う方向においてインターポーザに面する側面を含む。インターポーザは、インターポーザにおける半導体素子が重なる面に位置する第2導電部20Eを含む第2再配線層24を含む。半導体素子は、第1導電部30E及び第2導電部20Eに電気的に接続し、第1の半導体素子40及び第2の半導体素子45を含む。再配線要素における第1再配線層の第1導電部は、第1の半導体素子と第2の半導体素子を電気的に接続する第1配線35を含む。
【選択図】図2
特許請求の範囲【請求項１】
インターポーザと、
前記インターポーザと隣り合う再配線層チップと、
前記インターポーザ及び前記再配線層チップに重なる半導体素子と、を備え、
前記再配線層チップは、前記半導体素子が重なる面を含む再配線要素と、前記再配線要素における前記半導体素子が重なる面の反対側に位置する面に取り付けられ、樹脂を含む第１モールド樹脂層とを含み、
前記再配線要素は、絶縁性を有する絶縁層及び前記絶縁層に覆われる第１再配線層を含み、前記第１再配線層は、前記再配線要素における前記半導体素子が重なる面に少なくとも一部が位置する第１導電部を含み、
前記再配線要素の前記絶縁層は、前記再配線層チップが前記インターポーザと隣り合う方向において前記インターポーザに面する側面を含み、
前記インターポーザは、前記インターポーザにおける前記半導体素子が重なる面に位置する第２導電部を含む第２再配線層を含み、
前記半導体素子は、前記第１導電部及び前記第２導電部に電気的に接続し、
前記半導体素子は、第１の半導体素子及び第２の半導体素子を含み、
前記再配線要素の前記第１再配線層の前記第１導電部は、前記第１の半導体素子と前記第２の半導体素子を電気的に接続する第１配線を含む、半導体パッケージ。

発明の詳細な説明【技術分野】
【０００１】
本開示の実施形態は、半導体パッケージ、半導体パッケージ中間体、再配線層チップ、再配線層チップ中間体、半導体パッケージの製造方法及び半導体パッケージ中間体の製造方法に関する。
続きを表示（約 1,800 文字）【背景技術】
【０００２】
ＣＰＵやメモリなど、機能の異なる複数の半導体素子を１つの基板上に高密度で実装するパッケージング技術が注目されている。複数の半導体素子を電気的に接続する基板は、インターポーザとも称される。例えば特許文献１，２は、貫通電極を含むインターポーザと、インターポーザに搭載された半導体素子と、を備える半導体パッケージを開示している。
【０００３】
近年、半導体素子のさらなる高密度化を実現する技術として、ＦＯＷＬＰ（Fan Out Wafer Level Package）が注目されている。ＦＯＷＬＰの一例を説明する。まず、８インチなどのウェハの形状を有する基板上に配線層を形成する。続いて、基板上に半導体素子を実装する。続いて、配線層及び半導体素子を封止するモールド樹脂層を基板上に形成する。半導体素子を他の配線基板などに接続する際には、配線層、半導体素子及びモールド樹脂層を含む構造体を基板から剥離する。ＦＯＷＬＰによれば、半導体素子よりも外側の領域にまで配線層を形成できる。
【先行技術文献】
【特許文献】
【０００４】
特許第６０１４９０７号公報
特許第６１５９８２０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ＦＯＷＬＰよりも高い生産性を実現できる技術として、ＦＯＰＬＰ（Fan Out Panel Level Package）が知られている。ＦＯＰＬＰにおいては、ウェハよりも大型のパネルの形状の基板が用いられる。例えば、第４世代のガラス、第６世代のガラス、第８世代のガラス、第１０世代のガラスなどが、基板として用いられる。しかしながら、大型の基板上に配線層を形成するためには、大型の露光装置の新規導入が必要となり得る。その結果、設備コストが大きくなり得る。
【０００６】
本開示の実施形態は、このような課題を効果的に解決し得る半導体パッケージ、半導体パッケージ中間体、再配線層チップ、再配線層チップ中間体、半導体パッケージの製造方法及び半導体パッケージ中間体の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本開示の一実施形態は、以下の［１］～［２１］に関連する。
［１］半導体パッケージであって、
インターポーザと、
前記インターポーザと隣り合う再配線層チップと、
前記インターポーザ及び前記再配線層チップに重なる半導体素子と、を備え、
前記再配線層チップは、前記半導体素子が重なる面を含む再配線要素と、前記再配線要素における前記半導体素子が重なる面の反対側に位置する面に取り付けられ、樹脂を含む第１モールド樹脂層とを含み、
前記再配線要素は、絶縁性を有する絶縁層及び前記絶縁層に覆われる第１再配線層を含み、前記第１再配線層は、前記再配線要素における前記半導体素子が重なる面に少なくとも一部が位置する第１導電部を含み、
前記インターポーザは、前記インターポーザにおける前記半導体素子が重なる面に位置する第２導電部を含む第２再配線層を含み、
前記半導体素子は、前記第１導電部及び前記第２導電部に電気的に接続する、半導体パッケージ。
【０００８】
［２］前記インターポーザ及び前記再配線層チップを介して前記半導体素子と向き合う位置に配置され、前記インターポーザ及び前記再配線層チップを支持する支持キャリアをさらに備え、
前記支持キャリアは、前記インターポーザ及び前記再配線層チップから剥離可能である、［１］に記載の半導体パッケージ。
【０００９】
［３］前記インターポーザ及び前記再配線層チップを覆い且つ前記インターポーザ及び前記再配線層チップに取り付けられ、前記半導体素子を保持する第２モールド樹脂層をさらに備える、［１］又は［２］に記載の半導体パッケージ。
【００１０】
［４］前記第１モールド樹脂層の線膨張率は、前記絶縁層の線膨張率よりも小さい、［１］乃至［３］のいずれかに記載の半導体パッケージ。
（【００１１】以降は省略されています）

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