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公開番号2025172479
公報種別公開特許公報(A)
公開日2025-11-26
出願番号2024078008
出願日2024-05-13
発明の名称数列生成装置、および処理方法
出願人国立大学法人横浜国立大学
代理人弁理士法人志賀国際特許事務所
主分類G06F 7/58 20060101AFI20251118BHJP(計算;計数)
要約【課題】演算可能な小型の数列生成装置を提供する。
【解決手段】数列生成装置は、直列に接続される複数の乱数生成部であり、1を入力した場合に、2分の1の確率で2つの出力の一方から0を出力し、他方から1を出力する複数の乱数生成部と、OR回路と、前記複数の乱数生成部のそれぞれに1個ずつ接続される複数の入力部であって、接続している乱数生成部の出力と、変換対象の2進数の数列とを入力として、入力どうしの論理積の演算結果に相当する値を前記OR回路に出力する複数の入力部と、を備える。
【選択図】図2
特許請求の範囲【請求項１】
直列に接続される複数の乱数生成部であり、１を入力した場合に、２分の１の確率で２つの出力の一方から０を出力し、他方から１を出力する複数の乱数生成部と、
ＯＲ回路と、
前記複数の乱数生成部のそれぞれに１個ずつ接続される複数の入力部であって、接続している乱数生成部の出力と、変換対象の２進数の数列とを入力として、入力どうしの論理積の演算結果に相当する値を前記ＯＲ回路に出力する複数の入力部と、
を備える数列生成装置。
続きを表示（約 590 文字）【請求項２】
前記乱数生成部の出力、および前記変換対象の２進数の数列は、ストカスティック数である、
請求項１に記載の数列生成装置。
【請求項３】
前記乱数生成部は、
２進数の乱数を生成する乱数生成器と、
前記乱数生成器の出力に接続されるＤＦｌｉｐ－Ｆｌｏｐと、
前記乱数生成器の出力に接続されるＮＯＴ回路と、
を備える請求項１または請求項２に記載の数列生成装置。
【請求項４】
前記乱数生成器は、
２つのジョセフソン接合、
を備える、
請求項３に記載の数列生成装置。
【請求項５】
直列に接続される複数の乱数生成部、ＯＲ回路、および前記複数の乱数生成部のそれぞれに１個ずつ接続される複数の入力部を備える数列生成装置が実行する処理方法であって、
前記乱数生成部は、
１を入力した場合に、２分の１の確率で２つの出力の一方から０を出力し、他方から１を出力し、
前記複数の入力部のそれぞれは、
前記複数の乱数生成部のそれぞれに１個ずつ接続される複数の入力部であって、接続している乱数生成部の出力と、変換対象の２進数の数列とを入力として、入力どうしの論理積の演算結果に相当する値を前記ＯＲ回路に出力する、
処理方法。

発明の詳細な説明【技術分野】
【０００１】
本開示は、数列生成装置、および処理方法に関する。
続きを表示（約 2,300 文字）【背景技術】
【０００２】
機械学習や画像処理などの技術は、さまざまな分野で用いられている。近年、機械学習や画像処理などの分野では、ストカスティック数を用いた演算が有効であることが明らかになってきている。非特許文献１には、関連する技術として、ストカスティック数を用いた乗算を実現する技術が開示されている。
【先行技術文献】
【非特許文献】
【０００３】
渡邉朗弘、山下茂、“ＳｔｏｃｈａｓｔｉｃＣｏｍｐｕｔｉｎｇにおける相関の許容によるＳＮＧの削減”、情報処理学会研究報告ＩＰＳＪＳＩＧＴｅｃｈｎｉｃａｌＲｅｐｏｒｔ、日本国、情報処理学会、２０１７年３月９日、Ｖｏｌ．２０１７－ＡＲＣ－２２５Ｎｏ．１９、Ｖｏｌ．２０１７－ＳＬＤＭ－１７９ＮＯ．１９、Ｖｏｌ．２０１７－ＥＭＢ－４４Ｎｏ．１９、ｐｐ．１－６．
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、非特許文献１に関連するストカスティック数を用いる演算では、演算可能な小型の数列生成装置が求められている。
【０００５】
本開示の各態様は、上記の課題を解決することのできる数列生成装置、および処理方法を提供することを目的としている。
【課題を解決するための手段】
【０００６】
本開示の一態様によれば、数列生成装置は、直列に接続される複数の乱数生成部であり、１を入力した場合に、２分の１の確率で２つの出力の一方から０を出力し、他方から１を出力する複数の乱数生成部と、ＯＲ回路と、前記複数の乱数生成部のそれぞれに１個ずつ接続される複数の入力部であって、接続している乱数生成部の出力と、変換対象の２進数の数列とを入力として、入力どうしの論理積の演算結果に相当する値を前記ＯＲ回路に出力する複数の入力部と、を備える。
【０００７】
本開示の別の態様によれば、処理方法は、直列に接続される複数の乱数生成部、ＯＲ回路、および前記複数の乱数生成部のそれぞれに１個ずつ接続される複数の入力部を備える数列生成装置が実行する処理方法であって、前記乱数生成部は、１を入力した場合に、２分の１の確率で２つの出力の一方から０を出力し、他方から１を出力し、前記複数の入力部のそれぞれは、前記複数の乱数生成部のそれぞれに１個ずつ接続される複数の入力部であって、接続している乱数生成部の出力と、変換対象の２進数の数列とを入力として、入力どうしの論理積の演算結果に相当する値を前記ＯＲ回路に出力する。
【０００８】
本開示の各態様によれば、ストカスティック数を用いた演算可能な小型の数列生成装置を提供することができる。
【図面の簡単な説明】
【０００９】
ＡＮＤゲートを用いたストカスティック数どうしの乗算の一例を示す図である。
本開示の一実施形態にかかるストカスティック数生成器の構成の一例を示す図である。
本開示の一実施形態にかかる相補出力型乱数生成器の構成の一例を示す図である。
本開示の一実施形態にかかる乱数生成器の構成の一例を示す図である。
本開示の一実施形態にかかる乱数生成器に流れる電流と乱数生成器が１を出力する確率との関係の一例を示す図である。
本開示の一実施形態にかかる相補出力型乱数生成器の入力信号および出力信号の一例を示す図である。
Ｎが３の場合の本開示の一実施形態にかかる乱数生成部の構成の一例を示す図である。
本開示の一実施形態にかかる乱数生成部が出力する各信号の確率の一例を示す図である。
Ｎが３の場合の本開示の一実施形態にかかるストカスティック数生成器の構成の一例を示す図である。
Ｎが３の場合の本開示の一実施形態にかかる入力部の状態の第１の例を示す図である。
図１０に示すＯＲ回路が１を出力する確率Ｐを説明するための図である。
Ｎが３の場合の本開示の一実施形態にかかる入力部の状態の第２の例を示す図である。
図１２に示すＯＲ回路が１を出力する確率Ｐを説明するための図である。
Ｎが３の場合の本開示の一実施形態にかかる入力部の状態の第３の例を示す図である。
図１４に示すＯＲ回路が１を出力する確率Ｐを説明するための図である。
比較対象の回路の構成の一例を示す図である。
図１６に示す回路が備える演算部の構成を示す図である。
比較対象の回路の構成の一例を示す図である。
比較対象の回路の動作を説明するための第１の図である。
比較対象の回路の動作を説明するための第２の図である。
比較対象の回路の動作を説明するための第３の図である。
回路が備える比較器の構成の第１の例を示す図である。
回路が備える比較器の構成の第２の例を示す図である。
回路が備える比較器の構成の第３の例を示す図である。
回路の素子数と、本開示の一実施形態にかかるストカスティック数生成器１の素子数の一例を示す図である。
【発明を実施するための形態】
【００１０】
以下、図面を参照しながら実施形態について詳しく説明する。
＜実施形態＞
本開示の一実施形態によるストカスティック数生成器１について図面を参照して説明する。ストカスティック数生成器１は、Ｎビットの２進数について対応するストカスティック数を生成するシステムである。
（【００１１】以降は省略されています）

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