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公開番号2025172408
公報種別公開特許公報(A)
公開日2025-11-26
出願番号2024077900
出願日2024-05-13
発明の名称半導体集積回路及びECU
出願人Turing株式会社
代理人弁理士法人アクセル特許事務所
主分類G06N 3/063 20230101AFI20251118BHJP(計算;計数)
要約【課題】 AI処理を高速に実行可能な半導体集積回路を提供する。
【解決手段】
一実施形態によれば、半導体集積回路は、AIモデルのパラメータを記憶した不揮発性メモリである第1の記憶回路と、入力データに対して前記パラメータを利用して演算処理を実行する演算回路と、前記第1の記憶回路及び前記演算回路を制御する制御回路と、を備える。
【選択図】図1
特許請求の範囲【請求項１】
ＡＩモデルのパラメータを記憶した不揮発性メモリである第１の記憶回路と、
入力データに対して前記パラメータを利用して演算処理を実行する演算回路と、
前記第１の記憶回路及び前記演算回路を制御する制御回路と、
を備えた半導体集積回路。
続きを表示（約 750 文字）【請求項２】
前記第１の記憶回路は、ＲＯＭである
請求項１に記載の半導体集積回路。
【請求項３】
前記第１の記憶回路は、ＮＡＮＤ型フラッシュメモリである
請求項１に記載の半導体集積回路。
【請求項４】
前記ＡＩモデルの更新データを記憶する揮発性メモリである第２の記憶回路をさらに備える
請求項１に記載の半導体集積回路。
【請求項５】
前記第２の記憶回路は、ＳＲＡＭである
請求項４に記載の半導体集積回路。
【請求項６】
前記制御回路は、前記第２の記憶回路に前記更新データが記憶されているか否かを前記演算回路による演算前に確認し、前記更新データが記憶されている場合に、前記第１の記憶回路に記憶されたパラメータを更新した後に、前記演算回路による演算を実行させる
請求項４に記載の半導体集積回路。
【請求項７】
前記演算回路は、前記パラメータを前記更新データにより一部を更新した更新パラメータを利用して前記演算処理を実行する
請求項４に記載の半導体集積回路。
【請求項８】
前記演算回路は、前記パラメータを利用した演算処理の出力データを前記更新データによりさらに演算処理する
請求項４に記載の半導体集積回路。
【請求項９】
前記第１の記憶回路は、前記演算回路に隣接して配置される
請求項１に記載の半導体集積回路。
【請求項１０】
前記第２の記憶回路は、前記第１の記憶回路の反対側に、前記演算回路に隣接して配置される
請求項９に記載の半導体集積回路。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は、半導体集積回路及びＥＣＵに関する。
続きを表示（約 1,500 文字）【背景技術】
【０００２】
近年、ＡＩ処理を実行するための半導体集積回路（ＩＣチップ）の開発が進んでいる。例えば、引用文献１には、人工知能処理ユニットであって、複数の同一の人工知能処理ダイを備え、前記複数の同一の人工知能処理ダイの各人工知能処理ダイは、少なくとも１つのダイ間入力ブロックと少なくとも１つのダイ間出力ブロックとを含み、前記複数の同一の人工知能処理ダイの各人工知能処理ダイは、前記人工知能処理ダイの前記少なくとも１つのダイ間出力ブロックから前記人工知能処理ダイの前記少なくとも１つのダイ間入力ブロックへの１つまたは複数の通信路を介して、前記複数の同一の人工知能処理ダイのうちの他の人工知能処理ダイに通信可能に連結され、前記複数の同一の人工知能処理ダイの各人工知能処理ダイは、ニューラルネットワークの少なくとも１つの層に対応する、人工知能処理ユニットが開示されている。
【先行技術文献】
【特許文献】
【０００３】
特開２０２２－１３７０４６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
従来の半導体集積回路では、ＡＩのパラメータは、更新可能なようにＲＡＭ（Random Access Memory）に保存されている。近年普及し始めたＬＬＭ（Large Language Model）のような大規模モデルのパラメータは、データ量が多いため、外部のＤＲＡＭ（Dynamic RAM）に保存するのが一般的であるが、ＡＩ処理の速度がＤＲＡＭのデータ転送速度（バンド幅）に律速されるという問題があった。
【０００５】
本発明は、上記の課題を鑑みてなされたものであり、ＡＩ処理を高速に実行可能な半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
一実施形態によれば、半導体集積回路は、ＡＩモデルのパラメータを記憶した不揮発性メモリである第１の記憶回路と、入力データに対して前記パラメータを利用して演算処理を実行する演算回路と、前記第１の記憶回路及び前記演算回路を制御する制御回路と、を備える。
【発明の効果】
【０００７】
一実施形態によれば、ＡＩ処理を高速に実行可能な半導体集積回路を提供することができる。
【図面の簡単な説明】
【０００８】
半導体集積回路１の構成の一例を示すブロック図である。
半導体集積回路１が実行する処理の一例を示すフローチャートである。
半導体集積回路１が実行する処理の他の例を示すフローチャートである。
半導体集積回路１Ａの構成の一例を示すブロック図である。
半導体集積回路１Ｂの構成の一例を示すブロック図である。
半導体集積回路１Ｃの構成の一例を示すブロック図である。
ＥＣＵ１００の一例を示すブロック図である。
【発明を実施するための形態】
【０００９】
以下、本発明の各実施形態について、添付の図面を参照しながら説明する。なお、各実施形態に係る明細書及び図面の記載に関して、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複した説明を省略する。
【００１０】
＜半導体集積回路１の構成＞
まず、本実施形態に係る半導体集積回路１の構成について説明する。半導体集積回路１は、ＡＩモデルを利用した演算処理（ＡＩ処理）を実行するIＣ（Integrated Circuit）チップである。ＡＩモデルは、例えば、ＬＬＭなどの大規模モデルであるが、これに限られない。
（【００１１】以降は省略されています）

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