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公開番号2025162994
公報種別公開特許公報(A)
公開日2025-10-28
出願番号2025065066
出願日2025-04-10
発明の名称物理レザバー素子及び物理レザバー
出願人TDK株式会社
代理人個人,個人,個人
主分類G06N 3/044 20230101AFI20251021BHJP(計算;計数)
要約【課題】短期記憶性能に優れる、物理レザバー素子を提供することを目的とする。
【解決手段】本開示の物理レザバー素子は、第1入力端子と、第2入力端子と、第1サンプルホールド回路と、第1出力端子と、第1非線形回路とを備える。前記第1入力端子は、入力源に接続できる。前記第2入力端子は、少なくとも一つ以上の他の物理レザバー素子に接続できる。第1非線形回路は、前記第1入力端子と前記第1サンプルホールド回路との間にある。前記第1サンプルホールド回路の第1端子は、前記第1入力端子と第2入力端子からの信号が合流した合流信号を入力できるように構成され、第2端子は、前記第1出力端子に接続されている。前記第1出力端子は、少なくとも一つ以上の他の物理レザバー素子に接続できる。前記第1サンプルホールド回路は、前記合流信号を保持し、変換する。
【選択図】図5
特許請求の範囲【請求項１】
第１入力端子と、第２入力端子と、第１サンプルホールド回路と、第１出力端子と、第１非線形回路とを備え、
前記第１入力端子は、物理レザバーへの入力信号を伝える入力源に接続できるように構成され、
前記第２入力端子は、少なくとも一つ以上の他の物理レザバー素子に接続できるように構成され、
第１非線形回路は、前記第１入力端子と前記第１サンプルホールド回路との間にあり、
前記第１サンプルホールド回路の第１端子は、前記第１入力端子と第２入力端子からの信号が合流した合流信号を入力できるように構成され、
前記第１サンプルホールド回路の第２端子は、前記第１出力端子に接続され、
前記第１出力端子は、少なくとも一つ以上の他の物理レザバー素子に接続できるように構成され、
前記第１サンプルホールド回路は、前記合流信号を保持し、変換する、物理レザバー素子。
続きを表示（約 950 文字）【請求項２】
前記第２端子に接続された第２出力端子をさらに備え、
前記第２出力端子は、前記物理レザバーの外部に信号を出力するリードアウトに接続できるように構成されている、請求項１に記載の物理レザバー素子。
【請求項３】
第２非線形回路をさらに備え、
前記第２非線形回路は、前記第２入力端子と前記第１サンプルホールド回路との間にある、請求項１に記載の物理レザバー素子。
【請求項４】
第２サンプルホールド回路をさらに備え、
前記第２サンプルホールド回路は、前記第１サンプルホールド回路の前記第２端子と前記第１出力端子との間にある、請求項１に記載の物理レザバー素子。
【請求項５】
抵抗をさらに備え、
前記抵抗は、前記第１サンプルホールド回路の前記第２端子と前記第１出力端子との間にある、請求項１に記載の物理レザバー素子。
【請求項６】
ゲイン調整回路をさらに備え、
前記ゲイン調整回路は、前記第１サンプルホールド回路の前記第２端子と前記第１出力端子との間にある、請求項１に記載の物理レザバー素子。
【請求項７】
第１ボルテージフォロア回路をさらに備え、
前記第１ボルテージフォロア回路は、前記第１入力端子と前記第１非線形回路との間にある、請求項１に記載の物理レザバー素子。
【請求項８】
第２ボルテージフォロア回路をさらに備え、
前記第２ボルテージフォロア回路は、前記第２入力端子と前記第１非線形回路との間、又は、前記第１サンプルホールド回路と前記第１出力端子との間にある、請求項１に記載の物理レザバー素子。
【請求項９】
第３ボルテージフォロア回路をさらに備え、
前記第３ボルテージフォロア回路は、前記第１サンプルホールド回路と前記第２出力端子との間にある、請求項２に記載の物理レザバー素子。
【請求項１０】
複数の物理レザバー素子を備え、
前記複数の物理レザバー素子のうちの少なくとも一つは、請求項１に記載の物理レザバー素子である、物理レザバー。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本開示は、物理レザバー素子、物理レザバー及び情報処理装置に関する。
続きを表示（約 2,700 文字）【背景技術】
【０００２】
ニューロモルフィックデバイスは、ニューラルネットワークにより人間の脳を模倣して、ＡＩなどが複雑な計算を効率的に計算するための素子である。ニューロモルフィックデバイスは、人間の脳におけるニューロンとシナプスとの関係を人工的に模倣している。
【０００３】
ニューラルネットワークは、例えば、階層状に配置されたノード（脳におけるニューロン）と、これらの間を繋ぐ伝達手段（脳におけるシナプス）と、を有する。ニューラルネットワークは、伝達手段（シナプス）が学習することで、問題の正答率を高める。学習は、所望の出力が得られるように伝達手段（シナプス）における重みを最適化するように実行される。
【０００４】
ニューラルネットワークの一つとして、リカレントニューラルネットワークが知られている。リカレントニューラルネットワークは、非線形な時系列のデータを扱うことができる。非線形な時系列のデータは、時間の経過とともに値が変化するデータであり、株価等はその一例である。リカレントニューラルネットワークは、後段の階層のニューロンでの処理結果を前段の階層のニューロンに戻すことで、記憶に基づいて時系列のデータを処理することができる。
【０００５】
レザバーコンピューティングは、リカレントニューラルネットワークを実現する一つの手段である。レザバーコンピューティングは、再帰結合を含む内部結合に基づいて、信号を相互作用させることで、複雑なダイナミクスを表現できる。近年、例えば、非特許文献１に記載のように、レザバーコンピューティングの概念を実際の素子で実現しようとする試みがされている。レザバーコンピューティングの概念を実際の素子化したものは、物理レザバーコンピューティングと呼ばれる。物理レザバーコンピューティングは、数理的なレザバーコンピューティングにおけるレザバー層のノードを、物理的に作製された電子デバイスなどの素子で実現する。物理レザバーコンピューティングを実現する基本素子は、物理レザバー素子と称される。物理レザバー素子は、数理的なレザバーコンピューティングにおけるレザバー層のノード等を物理的な電子デバイスに置き換えたものである。また、物理レザバー素子で構成されるレザバー層と、入力信号に対する重みづけを行う入力部と、物理レザバー素子から所望の情報を出力するための出力部を含めた計算システム、あるいはハードウェアを物理レザバーという。
【先行技術文献】
【非特許文献】
【０００６】
K. Toprasertpong, E. Nako, Z. Wang, R. Nakane, M. Takenaka, and S. Takagi, “Reservoir computing on a silicon platform with a ferroelectric field-effect transistor”, Communications Engineering, 1, 21, August 2022. (DOI: 10.1038/s44172-022-00021-8).
【発明の概要】
【発明が解決しようとする課題】
【０００７】
短期記憶性能に優れる物理レザバー素子、物理レザバー及び情報処理装置が求められている。
【課題を解決するための手段】
【０００８】
本開示の物理レザバー素子は、第１入力端子と、第２入力端子と、第１サンプルホールド回路と、第１出力端子と、第１非線形回路とを備える。前記第１入力端子は、物理レザバー素子への入力信号を伝える入力源に接続できるように構成されている。前記第２入力端子は、少なくとも一つ以上の他の物理レザバー素子に接続できるように構成されている。第１非線形回路は、前記第１入力端子と前記第１サンプルホールド回路との間にある。前記第１サンプルホールド回路の第１端子は、前記第１入力端子と第２入力端子からの信号が合流した合流信号を入力できるように構成され、前記第１サンプルホールド回路の第２端子は、前記第１出力端子に接続されている。前記第１出力端子は、少なくとも一つ以上の他の物理レザバー素子に接続できるように構成されている。前記第１サンプルホールド回路は、前記合流信号を保持し、変換する。
【発明の効果】
【０００９】
本開示の物理レザバー素子、物理レザバー及び情報処理装置は、短期記憶性能に優れる。
【図面の簡単な説明】
【００１０】
第１実施形態に係る物理レザバーが模擬するニューラルネットワークの概念図である。
第１実施形態に係る情報処理装置の構成図である。
第１実施形態に係る情報処理装置の別の例の構成図である。
第１実施形態に係る物理レザバーの構成図である。
第１実施形態に係る物理レザバー素子の回路図である。
第１実施形態に係るサンプルホールド回路の一例の回路図である。
第１実施形態に係るサンプルホールド回路の動作を説明するための図である。
第１実施形態に係る非線形回路の回路図である。
第１実施形態に係る物理レザバー素子の非線形特性を示す図である。
第１変形例に係るコンデンサの平面図である。
第１変形例に係るコンデンサの断面図である。
第２変形例に係るサンプルホールド回路の回路図である。
第３変形例に係るサンプルホールド回路の回路図である。
第４変形例に係るサンプルホールド回路の回路図である。
第２実施形態に係る物理レザバー素子の回路図である。
第３実施形態に係る物理レザバー素子の回路図である。
第４実施形態に係る物理レザバー素子の回路図である。
第５実施形態に係る物理レザバー素子の回路図である。
第６実施形態に係る物理レザバー素子の回路図である。
第７実施形態に係る物理レザバーの構成図である。
第８実施形態に係る物理レザバーの構成図である。
第９実施形態に係る物理レザバーの構成図である。
第１０実施形態に係る物理レザバーの構成図である。
第１１実施形態に係る物理レザバーの構成図である。
第１２実施形態に係る物理レザバーの構成図である。
【発明を実施するための形態】
（【００１１】以降は省略されています）

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