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公開番号2025162397
公報種別公開特許公報(A)
公開日2025-10-27
出願番号2024065669
出願日2024-04-15
発明の名称半導体装置及びその製造方法
出願人株式会社東芝,東芝デバイス&ストレージ株式会社
代理人弁理士法人iX
主分類H10D 30/66 20250101AFI20251020BHJP()
要約【課題】オン抵抗を低減可能な半導体装置及びその製造方法を提供する。
【解決手段】実施形態に係る半導体装置は、第1電極、第1導電形の第1半導体領域、第1導電形の第2半導体領域、導電部、ゲート電極、及び第2電極を備える。第1半導体領域は、第1部分を含む。第2半導体領域は、第1部分の上に設けられる。ゲート電極は、第2方向において、ゲート絶縁層を介して第1部分と対面する。第2電極は、第2方向において第1部分及び第2半導体領域と並ぶ第1電極部分と、ゲート電極の上に絶縁層を介して設けられた第2電極部分と、を含む。第1部分は、第1電極部分とゲート電極との間に位置する。第2半導体領域は、第1電極部分と第2電極部分との間に位置する。第2電極は、導電部と電気的に接続され、白金、コバルト、及びニッケルからなる群より選択される1つ以上を含む。
【選択図】図1
特許請求の範囲【請求項１】
第１電極と、
第１部分を含み、前記第１電極の上に設けられた第１導電形の第１半導体領域と、
前記第１部分の上に設けられ、前記第１半導体領域よりも高い第１導電形の不純物濃度を有する第１導電形の第２半導体領域と、
前記第１半導体領域の中に第１絶縁部を介して設けられた導電部と、
前記導電部の上に第２絶縁部を介して設けられ、前記第１電極から前記第１半導体領域へ向かう第１方向に垂直な第２方向において、ゲート絶縁層を介して前記第１部分と対面するゲート電極と、
前記第２方向において前記第１部分及び前記第２半導体領域と並ぶ第１電極部分と、前記ゲート電極の上に絶縁層を介して設けられた第２電極部分と、を含み、前記第１部分が前記第１電極部分と前記ゲート電極との間に位置し、前記第２半導体領域が前記第１電極部分と前記第２電極部分との間に位置し、前記導電部と電気的に接続され、白金、コバルト、及びニッケルからなる群より選択される１つ以上を含む第２電極と、
を備えた半導体装置。
続きを表示（約 1,600 文字）【請求項２】
前記絶縁層は、第１絶縁部分と、前記第１方向において前記第１絶縁部分と前記第２半導体領域との間に位置する第２絶縁部分と、を含み、
前記第２絶縁部分の前記第１方向における厚さは、前記第１絶縁部分の前記第１方向における厚さよりも小さい、請求項１に記載の半導体装置。
【請求項３】
前記第２半導体領域の上部の前記第２方向における長さは、前記第２半導体領域の下部の前記第２方向における長さよりも短い、請求項１に記載の半導体装置。
【請求項４】
前記第２方向において互いに離れた一対の前記第１部分が設けられ、
前記一対の第１部分の上に、それぞれ、一対の前記第２半導体領域が設けられ、
前記第１電極部分は、前記一対の第１部分の間、及び前記一対の第２半導体領域の間に位置する、請求項１～３のいずれか１つに記載の半導体装置。
【請求項５】
第１電極と、
第１部分を含み、前記第１電極の上に設けられた第１導電形の第１半導体領域と、
前記第１部分の上に設けられ、前記第１半導体領域よりも高い第１導電形の不純物濃度を有する第１導電形の第２半導体領域と、
前記第１電極から前記第１半導体領域へ向かう第１方向に垂直な第２方向において、ゲート絶縁層を介して前記第１部分と対面するゲート電極と、
前記第２方向において前記第１部分及び前記第２半導体領域と並ぶ第１電極部分と、前記ゲート電極の上に絶縁層を介して設けられた第２電極部分と、を含み、前記第１部分が前記第１電極部分と前記ゲート電極との間に位置し、前記第２半導体領域が前記第１電極部分と前記第２電極部分との間に位置する第２電極と、
を備えた半導体装置。
【請求項６】
前記第１半導体領域と前記第１電極部分との間には、ショットキー接合が形成されている、請求項５に記載の半導体装置。
【請求項７】
前記第１半導体領域及び前記第２半導体領域は、炭化シリコン又は窒化ガリウムを含み、
前記第２電極は、白金及びニッケルからなる群より選択される１つ以上を含む、請求項５又は６に記載の半導体装置。
【請求項８】
第１部分と、前記第１部分の上に設けられた第２部分と、を含む第１導電形の第１半導体領域と、
前記第１半導体領域の中に第１絶縁部を介して設けられた導電部と、
前記導電部の上に第２絶縁部を介して設けられたゲート電極であって、前記導電部から前記ゲート電極へ向かう第１方向に垂直な第２方向においてゲート絶縁層を介して前記第１部分と対面する前記ゲート電極と、
前記ゲート電極の上に設けられ、前記第２方向において前記第２部分と並ぶ絶縁層と、
を含む構造体に対して、前記第１部分及び前記第２部分を残すように、前記第１半導体領域のうち前記第２方向において前記ゲート絶縁層から離れた部分を除去し、
前記絶縁層の上面を後退させることで、前記第２部分の側面を露出させ、
前記第１半導体領域及び前記絶縁層の上に、白金、コバルト、及びニッケルからなる群より選択される１つ以上を含有する電極を形成する、半導体装置の製造方法。
【請求項９】
前記第２部分の側面を露出させた後、前記電極の形成前に、前記第２部分に第１導電形の不純物をイオン注入し、前記第１半導体領域よりも高い第１導電形の不純物濃度を有する第１導電形の第２半導体領域を形成する、請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記絶縁層の上面を後退させた後、前記絶縁層は、第１絶縁部分と、前記第１方向において前記第１絶縁部分と前記第２半導体領域との間に位置する第２絶縁部分と、を含み、
前記第２絶縁部分の前記第１方向における厚さは、前記第１絶縁部分の前記第１方向における厚さよりも小さい、請求項９に記載の半導体装置の製造方法。

発明の詳細な説明【技術分野】
【０００１】
本発明の実施形態は、半導体装置及びその製造方法に関する。
続きを表示（約 2,300 文字）【背景技術】
【０００２】
Metal-Oxide-Semiconductor Field Effect Transistor（ＭＯＳＦＥＴ）などの半導体装置は、電力変換等の用途に用いられる。半導体装置のオン抵抗は、小さいことが望ましい。
【先行技術文献】
【特許文献】
【０００３】
特表２００８－５３６３１６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、オン抵抗を低減可能な半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体装置は、第１電極と、第１導電形の第１半導体領域と、第１導電形の第２半導体領域と、導電部と、ゲート電極と、第２電極と、を備える。前記第１半導体領域は、第１部分を含み、前記第１電極の上に設けられている。前記第２半導体領域は、前記第１部分の上に設けられ、前記第１半導体領域よりも高い第１導電形の不純物濃度を有する。前記導電部は、前記第１半導体領域の中に第１絶縁部を介して設けられている。前記ゲート電極は、前記導電部の上に第２絶縁部を介して設けられている。前記ゲート電極は、前記第１電極から前記第１半導体領域へ向かう第１方向に垂直な第２方向において、ゲート絶縁層を介して前記第１部分と対面する。前記第２電極は、前記第２方向において前記第１部分及び前記第２半導体領域と並ぶ第１電極部分と、前記ゲート電極の上に絶縁層を介して設けられた第２電極部分と、を含む。前記第１部分は、前記第１電極部分と前記ゲート電極との間に位置する。前記第２半導体領域は、前記第１電極部分と前記第２電極部分との間に位置する。前記第２電極は、前記導電部と電気的に接続され、白金、コバルト、及びニッケルからなる群より選択される１つ以上を含む。
【図面の簡単な説明】
【０００６】
図１は、第１実施形態に係る半導体装置を示す斜視断面図である。
図２は、図１に一部を拡大した断面図である。
図３（ａ）及び図３（ｂ）は、第１実施形態に係る半導体装置の製造方法を示す断面図である。
図４（ａ）及び図４（ｂ）は、第１実施形態に係る半導体装置の製造方法を示す断面図である。
図５（ａ）及び図５（ｂ）は、第１実施形態に係る半導体装置の製造方法を示す断面図である。
図６は、参考例に係る半導体装置を示す断面図である。
図７は、第２実施形態に係る半導体装置を示す斜視断面図である。
【発明を実施するための形態】
【０００７】
以下に、本発明の各実施形態について図面を参照しつつ説明する。図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
以下の説明において、ｎ
＋
、ｎの表記は、各導電形における不純物濃度の相対的な高低を表す。すなわち、ｎ
＋
はｎよりもｎ形の不純物濃度が相対的に高いことを示す。以下で説明する各実施形態は、各半導体領域の導電形をｐ形に反転させて実施してもよい。
【０００８】
（第１実施形態）
図１は、第１実施形態に係る半導体装置を示す斜視断面図である。
図１に示すように、第１実施形態に係る半導体装置１００は、ｎ形（第１導電形）ドリフト領域１（第１半導体領域）、ｎ
＋
形ソース領域２（第２半導体領域）、ｎ
＋
形ドレイン領域３、導電部１１、ゲート電極１２、ゲート絶縁層１２ａ、第１絶縁部２１、第２絶縁部２２、絶縁層３０、ドレイン電極４１（第１電極）、及びソース電極４２（第２電極）を備える。半導体装置１００は、ＭＯＳＦＥＴである。
【０００９】
実施形態の説明では、ＸＹＺ直交座標系を用いる。ドレイン電極４１からｎ形ドリフト領域１に向かう方向をＺ方向（第１方向）とする。Ｚ方向に対して垂直であり、相互に直交する二方向をＸ方向（第２方向）及びＹ方向とする。また、説明のために、ドレイン電極４１からｎ形ドリフト領域１に向かう方向を「上」と言い、その反対方向を「下」と言う。これらの方向は、ドレイン電極４１とｎ形ドリフト領域１との相対的な位置関係に基づき、重力の方向とは無関係である。
【００１０】
ドレイン電極４１は、半導体装置１００の下部に設けられている。ｎ
＋
形ドレイン領域３は、ドレイン電極４１の上に設けられ、ドレイン電極４１と電気的に接続されている。ｎ形ドリフト領域１は、ｎ
＋
形ドレイン領域３の上に設けられている。ｎ形ドリフト領域１におけるｎ形不純物濃度は、ｎ
＋
形ドレイン領域３におけるｎ形不純物濃度よりも低い。ｎ形ドリフト領域１は、第１部分１ａを含む。ｎ
＋
形ソース領域２は、第１部分１ａの上に設けられている。ｎ
＋
形ソース領域２におけるｎ形不純物濃度は、ｎ形ドリフト領域１におけるｎ形不純物濃度よりも高い。
（【００１１】以降は省略されています）

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