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公開番号2025160156
公報種別公開特許公報(A)
公開日2025-10-22
出願番号2025087348,2020098957
出願日2025-05-26,2020-06-05
発明の名称信頼性、利用可能性、およびスケーラビリティ(RAS)の向上のためのメモリワードライン分離
出願人インテル・コーポレーション
代理人弁理士法人RYUKA国際特許事務所
主分類G06F 11/10 20060101AFI20251015BHJP(計算;計数)
要約【課題】ECCオーバヘッドを簡略化するメモリデバイス、システム及び方法を提供する。
【解決手段】内部ECC(エラー検査訂正)を実行するメモリデバイスは、Nビットチャネルを、ECCの適用のために2つのN/2ビットチャネルとして処理する。N/2チャネルのためのECCは、NビットのためのECCより簡易であり、従って、各N/2ビット部分は、2つのN/2ビット部分として処理される場合に個別に訂正可能である。メモリデバイスは、2つのサブチャネルとするチャネルに対するECCの適用のための追加のハードウェアを含む。例えば、メモリデバイスは、Nビットチャネルの2つのサブチャネルに対するECCの適用を可能にする内部ECCのためのECCビットを格納するべく追加サブアレイと、適用される場合に追加サブアレイにアクセスするための追加ドライバと、を含む。
【選択図】図1
特許請求の範囲【請求項１】
ダイナミックランダムアクセスメモリ（ＤＲＡＭ）デバイスであって、
データを格納するメモリアレイであって、メモリアクセスオペレーションのために、データビットおよびエラー検査訂正ビット（ＥＣＣビット）が前記メモリアレイからプリフェッチされる、メモリアレイと、
前記ＤＲＡＭデバイスの内部で、前半のＥＣＣビットによってチェックされる前半のデータビットである第１グループにＥＣＣを適用するのと並列に、後半のＥＣＣビットによってチェックされる後半のデータビットである第２グループにＥＣＣを適用するＥＣＣハードウェアと、を備え、
前記第１グループおよび前記第２グループのデータは、前記第１グループおよび前記第２グループのそれぞれに対応するデータ信号線を介して交換される
メモリデバイス。
続きを表示（約 1,500 文字）【請求項２】
前記ＤＲＡＭデバイスは、１２８データビットおよび８データビットのＥＣＣビットをプリフェッチするためのハードウェアを含み、
前記ＥＣＣハードウェアは、２つのグループの６４ビットのデータビットを２つのグループの４ビットのＥＣＣビットでチェックする
請求項１に記載のメモリデバイス。
【請求項３】
前記ＤＲＡＭデバイスは、メモリコントローラに接続されたハードウェアインターフェースをさらに備え、
前記ハードウェアインターフェースは、前記メモリアクセスオペレーションのために、前記１２８データビットのうち、６４データビットのみを前記メモリコントローラと交換する
請求項２に記載のメモリデバイス。
【請求項４】
前記ＥＣＣハードウェアは、読み出しオペレーションのために、プリフェッチされたデータビットに対して、ＥＣＣを実行し、前記データビットをメモリコントローラに送信する前に、前記データビットのエラーを訂正する
請求項１に記載のメモリデバイス。
【請求項５】
前記ＥＣＣハードウェアは、書き込みオペレーションのために、書き込みデータビットに対して、ＥＣＣを実行し、前記メモリアレイに格納される前記ＥＣＣビットを生成する
請求項１に記載のメモリデバイス。
【請求項６】
前記ＤＲＡＭデバイスは、ダブルデータレート（ＤＤＲ）規格と互換性のあるシンクロナスダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）デバイスを備える
請求項１に記載のメモリデバイス。
【請求項７】
前記ＳＤＲＡＭデバイスは、１８のバースト長（ＢＬ１８）にわたって、データを交換するｘ４データ（ＤＱ）インターフェースを備える
請求項６に記載のメモリデバイス。
【請求項８】
システムであって、
並列に結合された複数のダイナミックランダムアクセスメモリ（ＤＲＡＭ）デバイスを備え、前記ＤＲＡＭデバイスは、
データを格納するメモリアレイであって、メモリアクセスオペレーションのために、データビットおよびエラー検査訂正ビット（ＥＣＣビット）が前記メモリアレイからプリフェッチされる、メモリアレイと、
前記ＤＲＡＭデバイスの内部で、前半のＥＣＣビットによってチェックされる前半のデータビットである第１グループにＥＣＣを適用するのと並列に、後半のＥＣＣビットによってチェックされる後半のデータビットである第２グループにＥＣＣを適用するＥＣＣハードウェアと、
前記ＤＲＡＭデバイスに結合されたメモリコントローラであって、前記複数のＤＲＡＭデバイスから並列に受信したデータビットに対して、システムレベルのＥＣＣを提供するメモリコントローラと、を備え、
前記第１グループおよび前記第２グループのデータは、前記第１グループおよび前記第２グループのそれぞれに対応するデータ信号線を介して交換される
システム。
【請求項９】
前記ＤＲＡＭデバイスは、１２８データビットおよび８ＥＣＣビットをプリフェッチするためのハードウェアを備え、
前記ＥＣＣハードウェアは、２つのグループの６４データビットを２つのグループの４ＥＣＣビットでチェックする
請求項８に記載のシステム。
【請求項１０】
前記メモリコントローラは、メモリアクセスオペレーションのために、前記１２８データビットのうち、６４データビットのみを各ＤＲＡＭデバイスと交換する
請求項９に記載のシステム。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
優先権
本願は、非仮出願であり、２０１９年１０月２８日に出願された米国仮出願番号６２／９２７，１１６の優先権の利益を請求する。
続きを表示（約 1,100 文字）【０００２】
説明は、一般に、メモリデバイスに関し、より具体的には、説明は、エラー処理によってＲＡＳ（信頼性、利用可能性、およびスケーラビリティ）を改善するためのアーキテクチャに関する。
【背景技術】
【０００３】
メモリチャネルにおいてエラー処理することを必要とされるオーバヘッドは、より狭いチャネルが用いられるほど、増加し続ける。エラー処理オーバヘッドは、ＲＡＳ（信頼性、利用可能性、有用性）オーバヘッドと称されることができ、エラー処理がＲＡＳ見込みを満たすように用いられる事実を指す。ＲＡＳ見込みは、多くの場合、最大限のデバイス障害によるエラーが訂正されることができる、最大限のＳＤＤＣ（単一デバイスデータ訂正）能力に対する見込みを含む。
【０００４】
レガシーＳＤＤＣオペレーションは、６４データビットごとに８個のＥＣＣ（また多くの場合エラー訂正コーディングと称されるエラー検査訂正）ビットで、１２．５％のオーバヘッドを有する。より狭いチャネルを有するより新しいメモリシステムはなお、ＳＤＤＣオペレーションに対する８個のＥＣＣビットを必要とするが、３２ビットチャネルで、オーバヘッドは２５％になる。
【図面の簡単な説明】
【０００５】
以下の説明は、実装の例として与えられた図示を有する図の議論を含む。図面は例として理解されるべきであり、限定として解されるべきではない。本明細書で使用される場合、１又は複数の例への言及は、本発明の少なくとも１つの実装に含まれる特定の特徴、構造、又は特性を説明するものとして理解されるべきである。本明細書に現れる「一例では」又は「代替例では」のような文言は、本発明の実装の例を提供し、必ずしも全てが同じ実装を指すとは限らない。しかしながら、それらは必ずしも相互排他的であるというわけでもない。
【０００６】
従来のアーキテクチャに対してデータを分離するための追加ドライバを有するメモリアーキテクチャの例のブロック図である。
【０００７】
図１のメモリアーキテクチャのためのデータアーキテクチャの例のブロック図である。
【０００８】
ＥＣＣサブチャネル分離を有するシステムにおける読み出しコマンドのためにＥＣＣを適用するための処理の例のフロー図である。
【０００９】
ＥＣＣサブチャネル分離を有するシステムにおける書き込みコマンドのためにＥＣＣを適用するための処理の例のフロー図である。
【００１０】
ＥＣＣサブチャネル分離を実装するためのオンダイエラー検査訂正（ＥＣＣ）サブシステムの例のブロック図である。
（【００１１】以降は省略されています）

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