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公開番号2025102223
公報種別公開特許公報(A)
公開日2025-07-08
出願番号2023219548
出願日2023-12-26
発明の名称半導体装置及びその製造方法
出願人日産自動車株式会社,ルノーエス.ア.エス.,RENAULT S.A.S.
代理人個人,個人,個人
主分類H10D 30/60 20250101AFI20250701BHJP()
要約【課題】トランジスタのオン電流の経路を阻害しない半導体装置及びその製造方法を提供する。
【解決手段】半導体装置100は、半導体基板1の主面1aに接して形成された第1導電型のドリフト領域2と、第2導電型のウェル領域3と、第1導電型のドレイン領域5と、第1導電型のソース領域4と、ソース領域4、ウェル領域3およびドリフト領域2に接して形成された溝8の底部8a及びドレイン領域5からソース領域4へ流れる電流の方向に垂直な溝8の第1側面に接して形成された第2導電型のアノード領域9と、ドレイン領域5からソース領域4へ流れる電流の方向に平行な溝8の第2側面8c及びアノード領域9に接して形成された層間絶縁膜6と、層間絶縁膜6を介して溝8の内部に配置されたゲート電極7とを有する。アノード領域9は少なくとも溝8の底部8aにおいてウェル領域3と接する。アノード領域9とドリフト領域2はヘテロ接合している。
【選択図】図1
特許請求の範囲【請求項１】
半導体基板と、
前記半導体基板の一方の主面に接して形成された第１導電型のドリフト領域と、
前記ドリフト領域に接して形成された第２導電型のウェル領域と、
前記ウェル領域から離隔して前記ドリフト領域内に形成された第１導電型のドレイン領域と、
前記ドレイン領域に電気的に接続された第１電極と、
前記ウェル領域内に形成された第１導電型のソース領域と、
前記ソース領域、前記ウェル領域および前記ドリフト領域に接して形成された溝の底部、及び前記ドレイン領域から前記ソース領域へ流れる電流の方向に垂直な前記溝の第１側面に接して形成された第２導電型のアノード領域と、
前記ドレイン領域から前記ソース領域へ流れる電流の方向に平行な前記溝の第２側面、及び前記アノード領域に接して形成された層間絶縁膜と、
前記層間絶縁膜を介して前記溝の内部に配置されたゲート電極と、
前記アノード領域及び前記ソース領域に電気的に接続された第２電極と、を有し、
前記アノード領域は少なくとも前記溝の底部において前記ウェル領域と接し、
前記アノード領域とドリフト領域がヘテロ接合している、半導体装置。
続きを表示（約 850 文字）【請求項２】
前記ドレイン領域と対向する前記溝の前記第１側面において、前記アノード領域に接する第２導電型の電界保護領域を更に有する、請求項１記載の半導体装置。
【請求項３】
前記アノード領域はシリコンからなる、請求項１記載の半導体装置。
【請求項４】
前記層間絶縁膜は、
前記アノード領域に接して形成された第１層間絶縁膜と、
前記溝の第２側面に接して形成された第２層間絶縁膜と、を備え、
前記第１層間絶縁膜の膜厚は、前記第２層間絶縁膜の膜厚より厚い、請求項１記載の半導体装置。
【請求項５】
前記半導体基板の前記主面の上に配置された保護膜と、
前記保護膜の上に、前記アノード領域と前記ドリフト領域とが接する面を覆うように配置され、且つ前記第２電極に電気的に接続されたプレート電極と、を更に備える請求項１記載の半導体装置。
【請求項６】
前記半導体基板の不純物濃度は前記ドリフト領域の不純物濃度より低い、或いは前記半導体基板は半絶縁性半導体基板である、請求項１記載の半導体装置。
【請求項７】
前記半導体基板はワイドバンドギャップ半導体からなる、請求項１記載の半導体装置。
【請求項８】
請求項１～７のいずれか一項に記載の半導体装置の製造方法であって、
前記溝の内部に前記アノード領域となるアノード膜を成膜する工程を有し、
前記アノード膜の厚さは、前記溝の幅の１／２以上である、半導体装置の製造方法。
【請求項９】
請求項１～７のいずれか一項に記載の半導体装置の製造方法であって、
前記溝の内部に前記アノード領域となるアノード膜を成膜する工程と、
前記溝の第２側面に前記ウェル領域を露出させ、溝の底部にアノード領域の一部が残るように、前記アノード膜を選択的にエッチングする工程と、を有する半導体装置の製造方法。

発明の詳細な説明【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
続きを表示（約 3,300 文字）【背景技術】
【０００２】
特許文献１には、半導体基板に溝を設け、溝内にゲート電極及びゲート絶縁膜を配置したトランジスタが記載されている。ゲート絶縁膜のドレイン領域に対向する面に、ドリフト領域と異なる導電型の保護領域を形成して、ゲート電極とドリフト領域との間における電界集中を緩和している。
【先行技術文献】
【特許文献】
【０００３】
国際公開第２０１７／２０８３０１号
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１の図１では、保護領域をウェル領域に接続する接続領域を、溝の側面に形成している。このため、接続領域がトランジスタのオン電流が流れる経路を阻害してトランジスタのオン抵抗を増加させている。
【０００５】
本発明は、上記課題に鑑みて成されたものであり、その目的は、トランジスタのオン電流の経路を阻害しない半導体装置、及びその製造方法を提供することである。
【課題を解決するための手段】
【０００６】
本発明の一態様に係わる半導体装置は、半導体基板の一方の主面に接して形成された第１導電型のドリフト領域と、ドリフト領域に接して形成された第２導電型のウェル領域と、ウェル領域から離隔してドリフト領域内に形成された第１導電型のドレイン領域と、ドレイン領域に電気的に接続された第１電極と、ウェル領域内に形成された第１導電型のソース領域と、ソース領域、ウェル領域およびドリフト領域に接して形成された溝の底部、及びドレイン領域からソース領域へ流れる電流の方向に垂直な溝の第１側面に接して形成された第２導電型のアノード領域と、ドレイン領域からソース領域へ流れる電流の方向に平行な溝の第２側面、及びアノード領域に接して形成された層間絶縁膜と、層間絶縁膜を介して溝の内部に配置されたゲート電極と、アノード領域及びソース領域に電気的に接続された第２電極とを有する。アノード領域は少なくとも溝の底部においてウェル領域と接する。アノード領域とドリフト領域はヘテロ接合している。
【発明の効果】
【０００７】
本発明の一態様によれば、トランジスタのオン電流の経路を阻害しない半導体装置を提供することができる。
【図面の簡単な説明】
【０００８】
図１は、第１実施形態に係る半導体装置１００の構造を示す断面斜視図である。
図２は、図１のＩＩ－ＩＩ切断線を含むＸＺ平面における半導体装置１００の断面図である。
図３は、図１のＩＩＩ－ＩＩＩ切断線を含むＹＺ平面における半導体装置１００の断面図である。
図４Ａは、図１～図３に示した半導体装置１００の製造方法の一例における製造工程を示す断面図である（その１）。
図４Ｂは、図１～図３に示した半導体装置１００の製造方法の一例における図４Ａと同じ製造工程を示す断面図である。
図５Ａは、図１～図３に示した半導体装置１００の製造方法の一例における製造工程を示す断面図である（その２）。
図５Ｂは、図１～図３に示した半導体装置１００の製造方法の一例における図５Ａと同じ製造工程を示す断面図である。
図６Ａは、図１～図３に示した半導体装置１００の製造方法の一例における製造工程を示す断面図である（その３）。
図６Ｂは、図１～図３に示した半導体装置１００の製造方法の一例における図６Ａと同じ製造工程を示す断面図である。
図７Ａは、図１～図３に示した半導体装置１００の製造方法の一例における製造工程を示す断面図である（その４）。
図７Ｂは、図１～図３に示した半導体装置１００の製造方法の一例における図７Ａと同じ製造工程を示す断面図である。
図８Ａは、図１～図３に示した半導体装置１００の製造方法の一例における製造工程を示す断面図である（その５）。
図８Ｂは、図１～図３に示した半導体装置１００の製造方法の一例における図８Ａと同じ製造工程を示す断面図である。
図９Ａは、図１～図３に示した半導体装置１００の製造方法の一例における製造工程を示す断面図である（その６）。
図９Ｂは、図１～図３に示した半導体装置１００の製造方法の一例における図９Ａと同じ製造工程を示す断面図である。
図１０Ａは、図１～図３に示した半導体装置１００の製造方法の一例における製造工程を示す断面図である（その７）。
図１０Ｂは、図１～図３に示した半導体装置１００の製造方法の一例における図１０Ａと同じ製造工程を示す断面図である。
図１１Ａは、図１～図３に示した半導体装置１００の製造方法の一例における製造工程を示す断面図である（その８）。
図１１Ｂは、図１～図３に示した半導体装置１００の製造方法の一例における図１１Ａと同じ製造工程を示す断面図である。
図１２は、第２実施形態に係る半導体装置１０１の構造を示す断面斜視図である。
図１３は、図１２のＸＩＩＩ－ＸＩＩＩ切断線を含むＸＺ平面における半導体装置１０１の断面図である。
図１４は、図１２及び図１３に示した半導体装置１０１の製造方法の一例における製造工程を示す断面図である（その１）。
図１５は、図１２及び図１３に示した半導体装置１０１の製造方法の一例における製造工程を示す断面図である（その２）。
図１６は、第３実施形態に係る半導体装置１０２の構造を示す断面斜視図である。
図１７は、図１６のＸＶＩＩ－ＸＶＩＩ切断線を含むＸＺ平面における半導体装置１０２の断面図である。
図１８は、図１６及び図１７に示した半導体装置１０２の製造方法の一例における製造工程を示す断面図である（その１）。
図１９は、図１６及び図１７に示した半導体装置１０２の製造方法の一例における製造工程を示す断面図である（その２）。
図２０は、第４実施形態に係る半導体装置１０３の構造を示す断面斜視図である。
図２１は、図２０のＸＸＩ－ＸＸＩ切断線を含むＸＺ平面における半導体装置１０３の断面図である。
図２２は、図２０のＸＸＩＩ－ＸＸＩＩ切断線を含むＹＺ平面における半導体装置１０３の断面図である。
図２３Ａは、図２０～図２２に示した半導体装置１０３の製造方法の一例における製造工程を示す断面図である（その１）。
図２３Ｂは、図２０～図２２に示した半導体装置１０３の製造方法の一例における図２３Ａと同じ製造工程を示す断面図である。
図２４は、図２０～図２２に示した半導体装置１０３の製造方法の一例における製造工程を示す断面図である（その２）。
【発明を実施するための形態】
【０００９】
以下、実施形態に係わる半導体装置及び半導体装置の製造方法について、図面を参照しながら詳細に説明する。なお、以下で説明する実施形態は、包括的または具体的な例を示すものである。以下の実施形態で示される数値、形状、材料、構成要素の設置位置及び接続形態は、一例であり、本開示に限定する主旨ではない。また、図面の寸法比率は説明の都合上誇張されており、実際の比率と異なる場合がある。また、以下の実施形態及びその変形例には、同様の構成要素が含まれている場合があり、同様の構成要素には共通の符号を付与し、重複する説明を省略する。
【００１０】
（第１実施形態）
［半導体装置の構造］
第１実施形態に係る半導体装置１００は、トレンチゲート構造及び横型構造を有するＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥＴ：Metal-Oxide-Semiconductor Field Effect Transistor）である。図１は、第１実施形態に係る半導体装置１００の構造を示す断面斜視図である。
（【００１１】以降は省略されています）

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