特許ウォッチ

公開番号2025096977
公報種別公開特許公報(A)
公開日2025-06-30
出願番号2023213011
出願日2023-12-18
発明の名称半導体装置
出願人ルネサスエレクトロニクス株式会社
代理人弁理士法人筒井国際特許事務所
主分類H10D 89/00 20250101AFI20250623BHJP()
要約【課題】半導体装置のチップサイズを小型化する。
【解決手段】半導体装置は、複数のヒューズ回路FCを含み、複数のヒューズ回路FCのそれぞれは、ヒューズ素子FSと切断トランジスタCTとを含む。複数のヒューズ素子FSおよび複数の切断トランジスタCTは、それぞれ、半導体基板の第1主面の第1方向に配列され、平面視において、複数のヒューズ素子FSのそれぞれは、複数の深溝分離部DTIのそれぞれで囲まれている。平面視において、複数の切断トランジスタCTのそれぞれは、複数の給電部PTAPのそれぞれで囲まれ、複数の給電部PTAPは、一体に深溝分離部DTIで囲まれている。複数の切断トランジスタCTは、ウェル領域PW内に形成され、複数の給電部PTAPのそれぞれは、ウェル領域PWと同一の導電型を有し、ウェル領域PW内に形成されている。
【選択図】図2
特許請求の範囲【請求項１】
第１主面と前記第１主面の反対側に位置する第２主面とを有する半導体基板と、
前記半導体基板の前記第１主面上に形成され、第１方向に並んで配置された複数のヒューズ素子と、
前記半導体基板の前記第１主面上に形成され、前記第１方向に直交する第２方向において、前記複数のヒューズ素子に隣接し、前記第１方向に並んで配置された複数の切断トランジスタと、
複数のヒューズ回路と、
前記半導体基板内に形成された複数の第１深溝分離部と、
前記半導体基板内に形成された複数の第１給電部と、
前記半導体基板内に形成され、平面視において、前記複数の第１給電部を一体に囲む第２深溝分離部と、
前記半導体基板の前記第１主面から前記第２主面に向けて延在する第１導電型の第１ウェル領域と、
を有し、
平面視において、前記複数の第１深溝分離部のそれぞれは、前記複数のヒューズ素子のそれぞれを囲んでおり、
平面視において、前記複数の第１給電部のそれぞれは、前記複数の切断トランジスタのそれぞれを囲んでおり、
前記複数のヒューズ回路のそれぞれは、前記複数の切断トランジスタのそれぞれと、前記複数のヒューズ素子のそれぞれとを含み、
前記複数の切断トランジスタのそれぞれは、
前記半導体基板上に形成されたゲートと、
前記半導体基板内に形成された、前記第１導電型とは異なる第２導電型のソースと、
前記半導体基板内に形成された前記第２導電型のドレインと、
を備え、
平面視において、前記複数の切断トランジスタは、前記第１ウェル領域内に形成され、
前記複数の第１給電部のそれぞれは、前記第１導電型を有し、前記第１ウェル領域内に形成されている、半導体装置。
続きを表示（約 1,700 文字）【請求項２】
請求項１に記載された半導体装置において、
前記第１方向において、前記第２深溝分離部は、前記複数の切断トランジスタのうちの隣接する２つの間に形成されないように配置されている、半導体装置。
【請求項３】
請求項１に記載された半導体装置において、
前記第１方向において、前記複数の第１給電部のそれぞれの外形寸法は、前記複数の第１深溝分離部のそれぞれの外形寸法より小さい、半導体装置。
【請求項４】
請求項３に記載された半導体装置において、
平面視において、前記ゲートは、前記第１方向に配列された複数の第１多結晶シリコン層を含み、
前記複数の第１多結晶シリコン層のそれぞれは、前記第２方向に延在し、
前記複数の第１多結晶シリコン層のそれぞれの上には、第１シリサイド層が形成され、
前記複数の第１多結晶シリコン層は、電気的に並列接続されている、半導体装置。
【請求項５】
請求項１に記載された半導体装置において、
前記半導体基板は、前記第１導電型を有し、
前記第１ウェル領域と前記第２主面との間には、前記第２導電型の埋込半導体層が形成され、
前記第２深溝分離部は、前記第１主面から前記第２主面に向かう方向に延在し、前記埋込半導体層を貫通している、半導体装置。
【請求項６】
請求項１に記載された半導体装置において、
前記複数のヒューズ素子のそれぞれは、前記第１主面において、前記半導体基板内に形成された浅溝分離部上に形成され、
前記浅溝分離部の前記第１主面からの深さは、前記複数の第１深溝分離部のそれぞれの前記第１主面からの深さよりも小さい、半導体装置。
【請求項７】
請求項６に記載された半導体装置において、
前記複数のヒューズ素子のそれぞれは、第２多結晶シリコン層と、前記第２多結晶シリコン層上に形成された第２シリサイド層とを含む、半導体装置。
【請求項８】
請求項１に記載された半導体装置において、
前記複数のヒューズ素子のそれぞれと、前記複数の切断トランジスタのそれぞれの前記ドレインから前記ソースに至る経路とは、電源電位と接地電位との間に直列接続され、
前記第１ウェル領域は、前記複数の第１給電部を介して前記接地電位に接続される、半導体装置。
【請求項９】
請求項１に記載された半導体装置において、
前記複数のヒューズ回路は、複数の制御回路を備え、
前記複数の制御回路のそれぞれは、前記複数の切断トランジスタのそれぞれの前記ゲートに接続され、
前記複数の制御回路は、
前記第２導電型の複数の第１ＭＩＳＦＥＴを含む複数の第１ブロックと、
複数の第２給電部と、
前記第１導電型の複数の第２ＭＩＳＦＥＴを含む複数の第２ブロックと、
複数の第３給電部と、
を含み、
平面視において、前記複数の第２給電部のそれぞれは、前記複数の第１ブロックのそれぞれに含まれる前記複数の第１ＭＩＳＦＥＴを一体に囲み、
平面視において、前記複数の第３給電部のそれぞれは、前記複数の第２ブロックのそれぞれに含まれる前記複数の第２ＭＩＳＦＥＴを一体に囲む、半導体装置。
【請求項１０】
請求項９に記載された半導体装置において、
平面視において、前記複数の第１ブロックに含まれる前記複数の第１ＭＩＳＦＥＴは、前記第１導電型の第２ウェル領域内に形成され、
平面視において、前記複数の第２ブロックに含まれる前記複数の第２ＭＩＳＦＥＴは、前記第２導電型の第３ウェル領域内に形成され、
前記複数の第２給電部のそれぞれは、前記第１導電型を有し、前記第２ウェル領域内に形成されており、
前記複数の第３給電部のそれぞれは、前記第２導電型を有し、前記第３ウェル領域内に形成されている、半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は、半導体装置に関し、例えば、ＭＩＳＦＥＴおよびヒューズ素子を備える半導体装置に適用して有効な技術に関する。
続きを表示（約 1,800 文字）【背景技術】
【０００２】
半導体装置は、電界効果トランジスタ（ＭＩＳＦＥＴ：Metal Insulator Semiconductor Field Effect Transistor）などの種々の半導体素子を内蔵している。また、半導体装置にヒューズ素子を内蔵させる場合もある。例えば、半導体装置内に予めヒューズ素子を設けておき、必要に応じてヒューズ素子を切断することによって、回路特性の調整、あるいは、不良となった回路の排除を行うことができる。ヒューズ素子は、レーザ光を照射して切断されるほか、電流を流してジュール熱で溶断される。
【０００３】
特開２０２０－２７８５２号公報（特許文献１）には、シリコンパターンと金属シリサイド層とを含む積層構造を有するヒューズ素子に電流を流してヒューズ素子を溶断する技術が記載されている。
【先行技術文献】
【特許文献】
【０００４】
特開２０２０－２７８５２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本願発明者は、そのそれぞれがヒューズ素子と、ヒューズ素子に電流を流す切断トランジスタとを含む複数のヒューズ回路を有する半導体装置において、以下の課題を確認した。
【０００６】
半導体装置のヒューズ回路領域には、複数のヒューズ回路が配列されている。ヒューズ回路のそれぞれは、１ビットのデータを扱う。半導体装置の高機能化に伴い、複数のヒューズ回路が扱うデータ数（換言すると、ビット数）が、従来の数十ビットから数百ビットに増加するため、ヒューズ回路領域の占有面積が増加している。従って、ヒューズ回路領域の占有面積の縮小、つまり、半導体装置の小型化が求められる。
【０００７】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
一実施の形態における半導体装置は、複数のヒューズ回路を含み、複数のヒューズ回路のそれぞれは、ヒューズ素子と切断トランジスタとを含む。複数のヒューズ素子および複数の切断トランジスタは、それぞれ、半導体基板の第１主面の第１方向に配列され、平面視において、複数のヒューズ素子のそれぞれは、複数第１深溝分離部のそれぞれで囲まれている。平面視において、複数の切断トランジスタのそれぞれは、複数の給電部のそれぞれで囲まれ、複数の給電部は、一体に第２深溝分離部で囲まれている。複数の切断トランジスタは、ウェル領域内に形成され、複数の給電部のそれぞれは、ウェル領域と同一の導電型を有し、ウェル領域内に形成されている。
【発明の効果】
【０００９】
一実施の形態によれば、半導体装置を小型化できる。
【図面の簡単な説明】
【００１０】
一実施の形態の半導体装置に含まれるヒューズ回路を示す図である。
一実施の形態の半導体装置の要部平面図である。
一実施の形態の半導体装置の要部平面図である。
図３のＡ－Ａ線に沿う半導体装置の断面図である。
図３のＢ－Ｂ線に沿う半導体装置の断面図である。
一実施の形態の半導体装置の要部平面図である。
一実施の形態の半導体装置の要部平面図である。
図７のＣ－Ｃ線に沿う半導体装置の断面図である。
変形例１の半導体装置の要部平面図である。
変形例２の半導体装置の要部平面図である。
変形例３の半導体装置の要部平面図である。
変形例３の半導体装置の要部平面図である。
図１２のＤ－Ｄ線に沿う半導体装置の断面図である。
比較例の半導体装置の要部平面図である。
図１４のＥ－Ｅ線に沿う半導体装置の断面図である。
関連技術１の半導体装置の要部平面図である。
関連技術２の半導体装置の要部平面図である。
関連技術２の切断トランジスタの要部断面図である。
関連技術２の切断トランジスタの電流-電圧特性を示す図である。
【発明を実施するための形態】
（【００１１】以降は省略されています）

関連特許