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公開番号
2025096875
公報種別
公開特許公報(A)
公開日
2025-06-30
出願番号
2023212842
出願日
2023-12-18
発明の名称
プリント配線板
出願人
イビデン株式会社
代理人
個人
主分類
H05K
3/46 20060101AFI20250623BHJP(他に分類されない電気技術)
要約
【課題】高い品質を有するプリント配線板の提供。
【解決手段】実施形態のプリント配線板は、電子部品を実装するための電極を有する最上の導体層と、前記最上の導体層下に配置される第1ビルドアップ部と、前記第1ビルドアップ部下に配置される第3ビルドアップ部、とを有する。前記第1ビルドアップ部は複数の第1導体層と複数の第1樹脂絶縁層を有し、前記第1導体層と前記第1樹脂絶縁層は交互に積層され、前記第3ビルドアップ部は複数の第3導体層と複数の第3樹脂絶縁層を有し、前記第3導体層と前記第3樹脂絶縁層は交互に積層され、前記第1導体層はスパッタリングを用いて形成される第1シード層と前記第1シード層下に形成される第1電解めっき層で形成され、前記第3導体層は無電解めっきを用いて形成される第3シード層と前記第3シード層下に形成される第3電解めっき層で形成されている。
【選択図】図1
特許請求の範囲
【請求項1】
電子部品を実装するための電極を有する最上の導体層と、
前記最上の導体層下に配置される第1ビルドアップ部と、
前記第1ビルドアップ部下に配置される第3ビルドアップ部、とを有するプリント配線板であって、
前記第1ビルドアップ部は複数の第1導体層と複数の第1樹脂絶縁層を有し、前記第1導体層と前記第1樹脂絶縁層は交互に積層され、
前記第3ビルドアップ部は複数の第3導体層と複数の第3樹脂絶縁層を有し、前記第3導体層と前記第3樹脂絶縁層は交互に積層され、
前記第1導体層はスパッタリングを用いて形成される第1シード層と前記第1シード層下に形成される第1電解めっき層で形成され、
前記第3導体層は無電解めっきを用いて形成される第3シード層と前記第3シード層下に形成される第3電解めっき層で形成されている。
続きを表示(約 1,300 文字)
【請求項2】
請求項1のプリント配線板であって、前記第3導体層は、前記第3シード層内(第1か所)、もしくは、前記第3シード層と前記第3電解めっき層との間の境界部分(第2か所)にボイドを有し、前記第1導体層は、前記第1シード層内と前記第1シード層と前記第1電解めっき層との間の境界部分にボイドを有さない。
【請求項3】
請求項2のプリント配線板であって、前記ボイドは、前記第1か所と前記第2か所の両方に存在している。
【請求項4】
請求項1のプリント配線板であって、前記第3導体層は一つの前記第3樹脂絶縁層を挟む上側の第3導体層と下側の第3導体層を含み、前記第3ビルドアップ部は、前記上側の第3導体層と前記下側の第3導体層で挟まれる前記第3樹脂絶縁層を貫通し前記上側の第3導体層に含まれるパッドに至る開口と前記開口内に形成されていて前記パッドと前記下側の第3導体層とを接続する第3ビア導体を有し、前記第3ビア導体は前記パッドに接続している前記第3シード層と前記第3電解めっき層で形成されており、前記パッドと前記第3ビア導体間の接続部分はボイドを有し、前記ボイドは、前記第3シード層内(第1か所)、または、前記第3シード層と前記第3電解めっき層との間の境界部分(第2か所)、または、前記第3シード層と前記パッドとの間の境界部分(第3か所)に存在し、前記第1導体層は、前記第1シード層内と前記第1シード層と前記第1電解めっき層との間の境界部分にボイドを有さない。
【請求項5】
請求項4のプリント配線板であって、前記ボイドは、前記第2か所と前記第3か所の両方、または、前記第1か所と前記第2か所と前記第3か所の全てに存在している。
【請求項6】
請求項1のプリント配線板であって、さらに、前記第1ビルドアップ部と前記第3ビルドアップ間に配置されている第2ビルドアップ部を有し、前記第2ビルドアップ部は複数の第2導体層と複数の第2樹脂絶縁層を有し、前記第2導体層と前記第2樹脂絶縁層は交互に積層され、前記第2導体層は無電解めっきを用いて形成される第2シード層と前記第2シード層下に形成される第2電解めっき層で形成され、前記第2導体層は、前記第2シード層内、もしくは、前記第2シード層と前記第2電解めっき層との間の境界部分にボイドを有する。
【請求項7】
請求項1のプリント配線板であって、前記第3樹脂絶縁層は補強材を含んでおり、前記第1樹脂絶縁層は前記補強材を含んでいない。
【請求項8】
請求項1のプリント配線板であって、前記第3樹脂絶縁層の厚みは前記第1樹脂絶縁層の厚みより大きく、前記第3導体層の厚みは前記第1導体層の厚みより大きい。
【請求項9】
請求項1のプリント配線板であって、前記第1樹脂絶縁層は前記最上の導体層に接する最上の樹脂絶縁層を含み、前記第3樹脂絶縁層は最下の樹脂絶縁層を含む。
【請求項10】
請求項1のプリント配線板であって、さらに、前記電極上に形成されているバンプを含む。
(【請求項11】以降は省略されています)
発明の詳細な説明
【技術分野】
【0001】
本明細書によって開示される技術は、プリント配線板に関する。
続きを表示(約 2,200 文字)
【背景技術】
【0002】
特許文献1は、層間樹脂絶縁層にバイアホール形成用開孔を形成することと、バイアホール形成用開孔を有する層間絶縁層の表面にスパッタリングで合金層を形成すること、を含むプリント配線板の製造方法を開示している。
【先行技術文献】
【特許文献】
【0003】
特開2000-124602号公報
【発明の概要】
【0004】
[特許文献1の課題]
スパッタリングは真空中で行われる。複数の導体層を含むプリント配線板が形成される場合、すべての導体層のシード層をスパッタリングで形成することは生産性に影響を与えると考えられる。生産コストが高くなると考えられる。
【課題を解決するための手段】
【0005】
本発明のプリント配線板は、電子部品を実装するための電極を有する最上の導体層と、前記最上の導体層下に配置される第1ビルドアップ部と、前記第1ビルドアップ部下に配置される第3ビルドアップ部、とを有する。前記第1ビルドアップ部は複数の第1導体層と複数の第1樹脂絶縁層を有し、前記第1導体層と前記第1樹脂絶縁層は交互に積層され、前記第3ビルドアップ部は複数の第3導体層と複数の第3樹脂絶縁層を有し、前記第3導体層と前記第3樹脂絶縁層は交互に積層され、前記第1導体層はスパッタリングを用いて形成される第1シード層と前記第1シード層下に形成される第1電解めっき層で形成され、前記第3導体層は無電解めっきを用いて形成される第3シード層と前記第3シード層下に形成される第3電解めっき層で形成されている。
【0006】
本発明の実施形態のプリント配線板は、スパッタリングを用いて形成される第1シード層を含む第1導体層と、無電解めっきを用いて形成される第3シード層を含む第3導体層を有する。そのため、すべての導体層のシード層がスパッタリングで形成されない。プリント配線板の生産性が低下しがたい。実施形態は生産コストを抑制することができる。
【図面の簡単な説明】
【0007】
実施形態のプリント配線板を模式的に示す断面図。
実施形態のプリント配線板の一部を模式的に示す拡大断面図。
実施形態のプリント配線板の一部を模式的に示す拡大断面図。
実施形態のプリント配線板の一部を模式的に示す拡大断面図。
実施形態のプリント配線板の一部を模式的に示す拡大断面図。
【発明を実施するための形態】
【0008】
[実施形態]
図1は実施形態のプリント配線板2を示す断面図である。図2と図3は実施形態のプリント配線板2の一部を示す拡大断面図である。図1に示されるように、プリント配線板2は上面2aと上面2aと反対側の下面2bを有する。上面2aは第1電子部品E1を搭載するための第1搭載領域A1と第2電子部品E2を搭載するための第2搭載領域A2を有する。第1搭載領域A1は第1電子部品E1直下に位置する。第2搭載領域A2は第2電子部品E2直下に位置する。第1電子部品E1と第2電子部品E2の例はロジックIC、メモリ等の電子部品である。ロジックICの例はマイクロプロセッサ、デジタルシグナルプロセッサ(DSP)等である。
【0009】
プリント配線板2は第3ビルドアップ部60と第2ビルドアップ部40と第1ビルドアップ部20と最上の導体層10とソルダーレジスト層80とバンプ90a~90fを有する。プリント配線板2はコア基板を有さない。プリント配線板2は非対称基板である。第1ビルドアップ部20は最上の導体層10下に配置されている。第1ビルドアップ部20は最上の導体層10の直下に配置される。第2ビルドアップ部40は第1ビルドアップ部20下に配置されている。第3ビルドアップ部60は第2ビルドアップ部40下に配置されている。ソルダーレジスト層80は最上の導体層10と第1ビルドアップ部20上に配置されている。バンプ90a~90fはソルダーレジスト層80を貫通する開口82内とソルダーレジスト層80上に形成されている。バンプ90a~90fを介して第1電子部品E1と第2電子部品E2がプリント配線板2上に実装される。実施形態は第2ビルドアップ部40を削除することができる。その場合、第3ビルドアップ部60と第3ビルドアップ部60上の第1ビルドアップ部20と第1ビルドアップ部20上の最上の導体層10と第1ビルドアップ部20と最上の導体層10上のソルダーレジスト層80とバンプ90a~90fでプリント配線板が形成される。
【0010】
最上の導体層10は電子部品E1、E2を実装するための電極12a~12fを含む。電極12a~12cは第1電子部品E1と電気的に繋がっている。電極12d~12fは第2電子部品E2と電気的に繋がっている。最上の導体層10は主に銅によって形成される。バンプ90a~90fは各電極12a~12f上に形成されている。バンプ90a~90fは半田、または、めっきで形成されている。第1電子部品E1と第2電子部品E2はバンプ90a~90f上に搭載される。第1電子部品E1と第2電子部品E2はバンプ90a~90fを介して電極12a~12f上に実装される。
(【0011】以降は省略されています)
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