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公開番号2025092385
公報種別公開特許公報(A)
公開日2025-06-19
出願番号2024128081
出願日2024-08-02
発明の名称半導体構造及びその制造方法
出願人深セン市昇維旭技術有限公司
代理人弁理士法人 HARAKENZO WORLD PATENT & TRADEMARK
主分類H10B 12/00 20230101AFI20250612BHJP()
要約【課題】ストレージ密度を向上させながら、プロセスの難易度と技術コストを削減する半導体構造及びその製造方法を提供する。
【解決手段】半導体構造は、ベース10と、少なくとも1層のメモリデバイス層20と、を含み、少なくとも1層のメモリデバイス層は、垂直方向Zに沿ってベースの同じ側に積層され、メモリデバイス層は、少なくとも第1の信号線20a、トランジスタ20b、第2の信号線20c及びセレクタ線20dを含み、第1の信号線及び第2の信号線の一方は基準電圧線であり、他方は読み書き線であり、トランジスタのゲート層は、セレクタ線に接続され、トランジスタの活性層201は、垂直方向に伸び、ベースに対して独立して配置され、活性層の底端は第1の信号線に接続され、活性層の上端は第2の信号線に接続される。
【選択図】図1
特許請求の範囲【請求項１】
ベースと、少なくとも１層のメモリデバイス層と、を含む半導体構造であって、
前記少なくとも１層のメモリデバイス層は、垂直方向に沿って前記ベースの同じ側に積層され、前記メモリデバイス層は、少なくとも第１の信号線、トランジスタ、第２の信号線及びセレクタ線を含み、前記第１の信号線及び前記第２の信号線の一方は基準電圧線であり、他方は読み書き線であり、
前記トランジスタのゲート層は前記セレクタ線に接続され、
前記トランジスタの活性層は垂直方向に伸び、前記ベースに対して独立して配置され、前記活性層の底端は前記第１の信号線に接続され、
前記活性層の上端は前記第２の信号線に接続される
ことを特徴とする半導体構造。
続きを表示（約 2,300 文字）【請求項２】
前記メモリデバイス層において、
前記トランジスタは複数個配置され、第１の水平方向と第２の水平方向にアレイ配列され、第１の水平方向と前記第２の水平方向は交差し、
前記読み書き線は複数個配置され、第１の水平方向に間隔をおいて配列され、前記読み書き線は第２の水平方向に伸び、第２の水平方向に配列された複数前記トランジスタの活性層に接続され、
前記セレクタ線は複数個配置され、第２の水平方向に間隔をおいて配列され、前記セレクタ線は第１の水平方向に伸び、第１の水平方向に配列された各前記トランジスタのゲート層に接続される
ことを特徴とする請求項１に記載の半導体構造。
【請求項３】
前記トランジスタは、コア層と、スリーブ層と、ゲート絶縁層とを含み、
前記コア層は、垂直方向に延び、
前記スリーブ層は、少なくとも前記コア層の外周側を取り囲み、前記コア層及び前記スリーブ層の一方は前記トランジスタの活性層であり、他方は前記トランジスタのゲート層であり、
前記ゲート絶縁層は、前記ゲート層と前記活性層との間に充填される
ことを特徴とする請求項１に記載の半導体構造。
【請求項４】
前記コア層は前記活性層であり、前記スリーブ層は前記ゲート層であり、
前記セレクタ線は、前記第２の信号線の前記ベースに近い側に形成され、前記セレクタ線と前記第１の信号線との間に第１の絶縁媒体層が形成され、前記セレクタ線と前記第２の信号線との間に第２の絶縁媒体層が形成され、前記トランジスタのゲート層は前記セレクタ線の一部に属する
ことを特徴とする請求項３に記載の半導体構造。
【請求項５】
前記活性層は、チャネル領域と、第１の電極領域と、第２の電極領域とを含み、
前記第１の電極領域は、前記第１の信号線と前記チャネル領域との間に形成され、前記第１の電極領域の上面は前記ゲート層の底面より高く、前記第１の電極領域及び前記チャネル領域の一方はＮ型半導体であり、他方はＰ型半導体であり、
前記第２の電極領域は、前記第２の信号線と前記チャネル領域との間に形成され、前記第２の電極領域の底面は前記ゲート層の上面より低く、前記第２の電極領域は前記第１の電極領域と導電型が同じである
ことを特徴とする請求項４に記載の半導体構造。
【請求項６】
前記第１の信号線と第２の信号線は半導体材料層を含み、
前記第１の信号線の半導体材料層は、前記第１の電極領域と導電型で同じであり、前記第１の信号線の半導体材料層は、前記第１の電極領域と接触している又は前記第１の電極領域と一体構造を構成しており、
前記第２の信号線の半導体材料層は、前記第２の電極領域と導電型が同じであり、前記第２の信号線の半導体材料層は、前記第２の電極領域と接触している又は前記第２の電極領域と一体構造を構成している
ことを特徴とする請求項４に記載の半導体構造。
【請求項７】
前記メモリデバイス層は多層であり、任意の２つの前記メモリデバイス層のセレクタ線はお互いに独立して配置され、隣接する少なくとも２つの前記メモリデバイス層において、
前記ベースから離れた側のメモリデバイス層を上層メモリデバイス層と定義し、前記ベースに近い側のメモリデバイス層を下層メモリデバイス層と定義し、前記下層メモリデバイス層の第２の信号線の少なくとも一部を、前記上層メモリデバイス層の第１の信号線の少なくとも一部として共有する
ことを特徴とする請求項４に記載の半導体構造。
【請求項８】
前記コア層は前記ゲート層であり、前記スリーブ層は前記活性層であり、
前記セレクタ線は、前記ゲート層の上端又は底端側に形成される
ことを特徴とする請求項３に記載の半導体構造。
【請求項９】
前記メモリデバイス層は多層であり、多層の前記メモリデバイス層は、垂直方向に沿って少なくとも１つの共有ユニットに分割され、前記共有ユニットは、隣接する２層のメモリデバイス層を含み、前記共有ユニットの前記ベースから離れた側のメモリデバイス層は、上層メモリデバイス層として定義され、前記ベースに近い側のメモリデバイス層は、下層メモリデバイス層として定義され、前記共有ユニットにおいて、
垂直方向に配列された２つのトランジスタのゲート層は、同一の前記セレクタ線を共有し、前記上層メモリデバイス層の第２の信号線と前記下層メモリデバイス層の第１の信号線は、いずれも前記読み書き線であり、互いに独立して配置されている
ことを特徴とする請求項８に記載の半導体構造。
【請求項１０】
前記共有ユニットにおいて、
前記上層メモリデバイス層の第１の信号線と前記下層メモリデバイス層の第２の信号線とが、前記共有ユニットの基準電圧線として共に使用されるように、前記下層メモリデバイス層の第２の信号線の少なくとも一部は、前記上層メモリデバイス層の第１の信号線の少なくとも一部として共有され、又は
前記上層メモリデバイス層の第１の信号線と前記下層メモリデバイス層の第２の信号線とが、それぞれ前記共有ユニットの基準電圧線として使用されるように、お互いに独立して配置される
ことを特徴とする請求項９に記載の半導体構造。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本開示は、記憶分野に属し、具体的には、半導体構造及びその製造方法に関する。
続きを表示（約 3,400 文字）【背景技術】
【０００２】
技術ノードの微細化に伴い、１Ｔ０Ｃ（Ｔはトランジスタ（ｔｒａｎｓｉｓｔｏｒ）、Ｃはキャパシタ（ｃａｐａｃｉｔｏｒ）を表す）型ＤＲＡＭ（ＤｙｎａｍｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ、ダイナミックランダムアクセスメモリ）が研究のホットスポットとなっているが、従来の１Ｔ０Ｃ型ＤＲＡＭは、ベースを活性層として用い、活性層が平面的に配列され、すなわち、活性層全体が水平方向に延在し、トランジスタのサイズを微細化することにより、１Ｔ０Ｃ型ＤＲＡＭの記憶密度を高めるが、これによりプロセスの難易度や技術コストが高くなる。
【発明の概要】
【０００３】
本開示の実施形態は、記憶密度を向上させると同時に、プロセスの難易度と技術コストを低減することができる半導体構造及びその製造方法を提供する。
【０００４】
本開示の第１の態様は、ベースと、少なくとも１層のメモリデバイス層と、を含む半導体構造を提供し、
前記少なくとも１層のメモリデバイス層は、垂直方向に沿って前記ベースの同じ側に積層され、前記メモリデバイス層は、少なくとも第１の信号線、トランジスタ、第２の信号線及びセレクタ線を含み、前記第１の信号線及び前記第２の信号線の一方は基準電圧線であり、他方は読み書き線であり、ここで、
前記トランジスタのゲート層は前記セレクタ線に接続され、
前記トランジスタの活性層は垂直方向に伸び、前記ベースに対して独立して配置され、前記活性層の底端は前記第１の信号線に接続され、
前記活性層の上端は前記第２の信号線に接続される。
【０００５】
本開示の第２の態様は、半導体構造の制造方法を提供し、
ベースを提供するステップと、
前記ベース上に垂直方向に積層された少なくとも１つのメモリデバイス層を形成するステップと、を含み、
ここで、前記メモリデバイス層の形成方法は、
前記ベース上に第１の信号線、トランジスタ、第２の信号線及びセレクタ線を形成するステップを含み、前記第１の信号線及び前記第２の信号線の一方は基準電圧線であり、他方は読み書き線であり、前記トランジスタのゲート層は前記セレクタ線に接続され、前記トランジスタの活性層は垂直方向に伸び、前記ベースに対して独立して配置され、前記活性層の底端は前記第１の信号線に接続され、前記活性層の上端は前記第２の信号線に接続される。
【０００６】
本開示の実施形態によって提供される技術的解決策は、少なくとも以下の利点を有する：
本開示は、トランジスタの活性層が半導体構造のベースに対して独立して配置されることによって、ベースの一部を活性層として利用する解決策と比較して、３次元トランジスタ（すなわち、本開示の活性層は全体として垂直方向に延びる）の設計難易度及び技術コストを低減することができ、また、メモリデバイス層における単位面積当たりのトランジスタの数を増加させることができ、したがって、記憶密度を増加させることができ、さらに、メモリデバイス層を多層にかつ垂直方向に沿って積層することで、記憶密度をさらに高めることができる。
【図面の簡単な説明】
【０００７】
ここでの図面は明細書に組み込まれて本明細書の一部を構成し、本開示の実施例に適合し、明細書とともに本開示の原理を解釈するために用いられる。明らかなように、以下の説明における図面は、本開示のいくつかの実施例に過ぎず、当業者にとって、創造的な労力を伴わずに、これらの図面に基づいて他の図面を取得することもできる。
本開示の異なる技術的解決策に示される半導体構造の構造模式図を示す。
本開示の異なる技術的解決策に示される半導体構造の構造模式図を示す。
本開示の異なる技術的解決策に示される半導体構造の構造模式図を示す。
図１に示す半導体構造をＡ－Ａ方向に沿った断面の概略構造図である。
図３に示す半導体構造のＢ－Ｂ方向に沿った断面の概略構造図を示す。
本開示の異なる技術的解決策に示される複数の共有ユニットを含む半導体構造の概略構造図を示す。
本開示の異なる技術的解決策に示される複数の共有ユニットを含む半導体構造の概略構造図を示す。
本開示の異なる技術的解決策に示される複数の共有ユニットを含む半導体構造の概略構造図を示す。
本開示の技術的解決策に示す半導体構造におけるベースの概略構造図である。
半導体構造を製造する過程におけるステップＳ２００３を実行した後の概略構造図である。
半導体構造を製造する過程におけるステップＳ２１００を実行した後の概略構造図である。
図１０に示す構造のＣ－Ｃ方向に沿った断面の概略構造図、又はＤ－Ｄ方向に沿った断面の概略構造図である。
異なるステップが実行された後の本開示の解決策３の概略構造図を示す。
異なるステップが実行された後の本開示の解決策３の概略構造図を示す。
異なるステップが実行された後の本開示の解決策３の概略構造図を示す。
異なるステップが実行された後の本開示の解決策３の概略構造図を示す。
異なるステップが実行された後の本開示の解決策３の概略構造図を示す。
異なるステップが実行された後の本開示の解決策３の概略構造図を示す。
異なるステップが実行された後の本開示の解決策３の概略構造図を示す。
異なるステップが実行された後の本開示の解決策３の概略構造図を示す。
異なるステップが実行された後の本開示の解決策３の概略構造図を示す。
異なるステップが実行された後の本開示の解決策４の概略構造図を示す。
異なるステップが実行された後の本開示の解決策４の概略構造図を示す。
異なるステップが実行された後の本開示の解決策４の概略構造図を示す。
異なるステップが実行された後の本開示の解決策４の概略構造図を示す。
異なるステップが実行された後の本開示の解決策４の概略構造図を示す。
異なるステップが実行された後の本開示の解決策４の概略構造図を示す。
異なるステップが実行された後の本開示の解決策４の概略構造図を示す。
異なるステップが実行された後の本開示の解決策４の概略構造図を示す。
異なるステップが実行された後の本開示の解決策４の概略構造図を示す。
異なるステップが実行された後の本開示の解決策４の概略構造図を示す。
異なるステップが実行された後の本開示の解決策４の概略構造図を示す。
【発明を実施するための形態】
【０００８】
以下、例示的な実施形態について図面を参照してより詳細に説明する。しかしながら、例示的な実施形態は様々な形態で実施することができ、ここで述べた実施例に限定されるべきではなく、逆に、これらの実施形態を提供して本願をより全面のかつ完全にし、例示的な実施形態の構想を当業者に包括的に伝える。
【０００９】
さらに、説明した特徴、構造、又は特性は、１つ又は複数の実施例において任意の適切な方法で組み合わせることができる。以下の説明では、本願の実施例の完全な理解をえるために、多くの特定の詳細が提供される。しかしながら、当業者は、特定の詳細における１つ以上なしで本願の技術の手段を実際に実施することができ、又は他の方法、構成要素、装置、ステップなどを採用することができることを意識するようになる。その他の場合、本願の各態様を曖昧にすることを避けるために、公知の方法、装置、実現又は操作を詳細に示し又は記述しない。
【００１０】
以下、図面及び具体的な実施例を参照して本願をさらに詳しく説明する。なお、以下に説明する本願の各実施例に係る技術的特徴は、互いに矛盾しない限り互いに組み合わせることができる。以下、図面を参照して説明した実施例は例示的なものであり、本願を解釈するためのものであり、本願に対する限定として理解できない。
（【００１１】以降は省略されています）

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