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公開番号2025091165
公報種別公開特許公報(A)
公開日2025-06-18
出願番号2023206254
出願日2023-12-06
発明の名称半導体装置の製造方法
出願人ルネサスエレクトロニクス株式会社
代理人弁理士法人筒井国際特許事務所
主分類H10B 51/30 20230101AFI20250611BHJP()
要約【課題】製造コストの増加を抑制すると共に、半導体装置の信頼性を向上させる。
【解決手段】領域1Aから領域4Aに位置する半導体基板SUB上に、アモルファス状態のシリコン膜(AM1)を形成する。領域2Aおよび領域3Aに位置するシリコン膜(AM1)が残されるように、領域1Aおよび領域4Aに位置するシリコン膜(AM1)を除去する。熱処理によってシリコン膜(AM1)を結晶化することで、多結晶シリコン膜PL1を形成する。
【選択図】図9
特許請求の範囲【請求項１】
強誘電体メモリセルが形成される第１領域と、前記第１領域の周辺に位置する第２領域とを有する半導体装置の製造方法であって、
（ａ）半導体基板を準備する工程、
（ｂ）前記第１領域および前記第２領域に位置する前記半導体基板上に、アモルファス状態の第１シリコン膜を形成する工程、
（ｃ）前記（ｂ）工程後、前記第２領域に位置する前記第１シリコン膜が残されるように、前記第１領域に位置する前記第１シリコン膜を除去する工程、
（ｄ）前記（ｃ）工程後、第１熱処理によって前記第１シリコン膜を結晶化することで、第１多結晶シリコン膜を形成する工程、
（ｅ）前記（ｄ）工程後、前記第１領域に位置する前記半導体基板上および前記第２領域に位置する前記第１多結晶シリコン膜上に、強誘電体膜を形成する工程、
（ｆ）前記（ｅ）工程後、前記第１領域および前記第２領域に位置する前記強誘電体膜上に、金属膜を形成する工程、
（ｇ）前記（ｆ）工程後、前記第１領域に位置する前記金属膜および前記強誘電体膜が残されるように、前記第２領域に位置する前記金属膜および前記強誘電体膜を除去する工程、
（ｈ）前記（ｇ）工程後、前記第１領域に位置する前記金属膜上および前記第２領域に位置する前記第１多結晶シリコン膜上に、第２シリコン膜を形成する工程、
を備える、半導体装置の製造方法。
続きを表示（約 1,800 文字）【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記（ｈ）工程では、前記金属膜上に形成された前記第２シリコン膜が、アモルファス状態で形成されると共に、前記第１多結晶シリコン膜上に形成された前記第２シリコン膜は、前記第１多結晶シリコン膜がシード膜として機能することで、第２多結晶シリコン膜として形成される、半導体装置の製造方法。
【請求項３】
請求項２に記載の半導体装置の製造方法において、
（ｉ）前記（ｈ）工程後、前記第１領域に位置する前記第２シリコン膜、前記金属膜および前記強誘電体膜をパターニングすると共に、前記第２領域に位置する前記第１多結晶シリコン膜および前記第２多結晶シリコン膜をパターニングする工程、
（ｊ）前記（ｉ）工程後、前記第１領域に位置する前記半導体基板内に、不純物領域を形成する工程、
（ｋ）前記（ｊ）工程後、第２熱処理によって、前記不純物領域を活性化すると共に、前記第１領域に位置する前記第２シリコン膜を結晶化して第３多結晶シリコン膜を形成する工程、
を更に備える、半導体装置の製造方法。
【請求項４】
請求項３に記載の半導体装置の製造方法において、
前記（ｋ）工程後、前記第１領域に位置する前記第３多結晶シリコン膜および前記金属膜は、前記強誘電体メモリセルに含まれるトランジスタのゲート電極として機能し、前記第２領域に位置する前記第１多結晶シリコン膜および前記第２多結晶シリコン膜は、抵抗素子またはＭＩＳＦＥＴのゲート電極として機能する、半導体装置の製造方法。
【請求項５】
請求項４に記載の半導体装置の製造方法において、
前記第１領域の周辺に位置し、且つ、前記第２領域とは異なる第３領域を更に有し、
前記（ｂ）工程では、前記第３絶縁膜上にも、前記第１シリコン膜が形成され、
前記（ｃ）工程では、前記第２領域に位置する前記第１シリコン膜が残されるように、前記第１領域および前記第３領域に位置する前記第１シリコン膜が除去され、
前記（ｅ）工程では、前記第３絶縁膜上にも、前記強誘電体膜が形成され、
前記（ｆ）工程では、前記第３領域に位置する前記強誘電体膜上にも、前記金属膜が形成され、
前記（ｇ）工程では、前記第１領域に位置する前記金属膜および前記強誘電体膜が残されるように、前記第２領域および前記第３領域に位置する前記金属膜および前記強誘電体膜が除去され、
前記（ｈ）工程では、前記第３領域に位置する前記半導体基板上にも、アモルファス状態の前記第２シリコン膜が形成され、
前記（ｉ）工程では、前記第３領域に位置する前記第２シリコン膜もパターニングされ、
前記（ｋ）工程では、前記第２熱処理によって、前記第３領域に位置する前記第２シリコン膜が結晶化して第４多結晶シリコン膜が形成され、
前記（ｋ）工程後、前記第２領域に位置する前記第１多結晶シリコン膜および前記第２多結晶シリコン膜は、第１抵抗素子として機能し、前記第３領域に位置する前記第４多結晶シリコン膜は、第２抵抗素子として機能する、半導体装置の製造方法。
【請求項６】
請求項５に記載の半導体装置の製造方法において、
前記第２抵抗素子のシート抵抗は、前記第１抵抗素子のシート抵抗よりも低い、半導体装置の製造方法。
【請求項７】
請求項２に記載の半導体装置の製造方法において、
前記（ｈ）工程時に、前記第１多結晶シリコン膜の厚さは、５ｎｍ以上である、半導体装置の製造方法。
【請求項８】
請求項７に記載の半導体装置の製造方法において、
前記（ｅ）工程時に、前記第１多結晶シリコン膜の厚さは、２０ｎｍ以下である、半導体装置の製造方法。
【請求項９】
請求項１に記載の半導体装置の製造方法において、
前記第２シリコン膜の厚さは、前記第１多結晶シリコン膜の厚さよりも大きい、半導体装置の製造方法。
【請求項１０】
請求項９に記載の半導体装置の製造方法において、
前記第１多結晶シリコン膜の厚さは、５ｎｍ以下且つ２０ｎｍ以下であり、
前記第２シリコン膜の厚さは、４０ｎｍ以下且つ１００ｎｍ以下である、半導体装置の製造方法。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、強誘電体メモリセルを備えた半導体装置の製造方法に関する。
続きを表示（約 1,700 文字）【背景技術】
【０００２】
近年、低電圧で動作する半導体記憶素子として、強誘電体膜を用いた強誘電体メモリセルが開発されている。強誘電体メモリセルは、強誘電体の分極の方向を制御することで、書込み状態および消去状態を変化させる不揮発性メモリセルである。
【０００３】
特許文献１には、強誘電体メモリセルと、ロジック回路を構成するＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）とを混載させた半導体装置が開示されている。
【０００４】
特許文献１に開示されている製造方法では、まず、メモリセル領域と、メモリセル領域の周辺に位置する周辺領域とにおいて、半導体基板上に、それぞれゲート絶縁膜を形成する。次に、各ゲート絶縁膜上に、強誘電体膜を形成する。次に、強誘電体膜上に窒化チタン膜を形成する。次に、周辺領域に位置する窒化チタン膜および強誘電体膜を選択的に除去する。次に、メモリセル領域において窒化チタン膜上に多結晶シリコン膜を形成すると共に、周辺領域においてゲート絶縁膜上に多結晶シリコン膜を形成する。これらの多結晶シリコン膜は、強誘電体メモリセルおよびＭＩＳＦＥＴのゲート電極用として形成される。
【先行技術文献】
【特許文献】
【０００５】
特開２０１８－９６２４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
強誘電体メモリセルにおいて、窒化チタン膜上にシリコン膜を形成する場合、従来では、ＣＶＤ（Chemical Vapor Deposition）法を用いた成膜処理によって、摂氏６００度程度の成膜温度で多結晶シリコン膜を形成する。しかし、その場合、窒化チタン膜上で、多結晶シリコン膜の異常成長が起き易いということが、本願発明者らの検討によって明らかになった。そこで、本願発明者らは、多結晶シリコン膜の代わりに、多結晶シリコン膜の成膜温度よりも低い温度でアモルファス状態のシリコン膜を形成することを検討した。
【０００７】
一方で、周辺領域には、ＭＩＳＦＥＴ以外の半導体素子として、抵抗素子なども形成される。抵抗素子を構成するシリコン膜は、強誘電体メモリセルのシリコン膜およびＭＩＳＦＥＴのシリコン膜と同じ製造工程によって形成される。ここで、多結晶シリコン膜の異常成長を考慮して、アモルファス状態のシリコン膜によって抵抗素子を形成すると、抵抗素子の特性が変動することが判った。具体的には、抵抗素子のシート抵抗が、予め多結晶シリコン膜で形成した場合のシート抵抗よりも低くなることが判った。従って、強誘電体メモリセルでの異常成長を抑制すると共に、抵抗素子の特性変動を抑制することで、半導体装置の信頼性を向上できる技術が必要になる。
【０００８】
例えば、メモリセル領域および周辺領域にアモルファス状態のシリコン膜を形成し、イオン注入の打ち分けによって、シート抵抗を調整することが考えられる。具体的には、メモリセル領域に位置するシリコン膜に第１イオン注入を行い、周辺領域に位置するシリコン膜に、第１イオン注入のドーズ量よりも低いドーズ量で第２イオン注入を行うことで、抵抗素子のシート抵抗の低下を抑制できる。
【０００９】
しかしながら、イオン注入を行うための製造工程およびマスクの枚数が増加し、製造コストが増加する。また、ｐ型およびｎ型の２種類の抵抗素子を形成する場合には、製造工程およびマスクの枚数が更に増加する。
【００１０】
また、イオン注入の打ち分けを行わない場合、強誘電体メモリセル用のアモルファス状態のシリコン膜と、抵抗素子用の多結晶シリコン膜とを別々に形成することも考えられる。その場合、メモリセル領域のみにアモルファス状態のシリコン膜を選択的に残し、周辺領域のみに多結晶シリコン膜を選択的に残す必要がある。そのため、シリコン膜の形成とパターニングとを繰り返すことになるので、製造工程およびマスクの枚数が増加し、製造コストが増加する。
（【００１１】以降は省略されています）

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