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公開番号2025048691
公報種別公開特許公報(A)
公開日2025-04-03
出願番号2023204981
出願日2023-12-04
発明の名称半導体モジュール及びその製造方法
出願人朋程科技股ふん有限公司
代理人個人
主分類H01L 25/07 20060101AFI20250326BHJP(基本的電気素子)
要約【課題】電流経路を効果的に短縮して寄生インダクタンスを低減する半導体モジュール及びその製造方法を提供する。
【解決手段】半導体モジュール100において、チップ120は、基板110上に配置され、基板110に電気的に接続される。信号アセンブリ130は、基板110上で基板110の法線方向に配置され、基板110に電気的に接続される。第1の成形材料140は基板110上に配置される。第1の成形材料140は、少なくともチップ120を覆い、少なくとも1つの開口部を有し、開口部は、信号アセンブリ130を露出させる。第2の成形材料150は、基板上110に配置され、開口部を充填する。第2の成形材料150は、信号アセンブリ130と第1の成形材料140との間に位置し、信号アセンブリ130を覆う。少なくとも1つの接触界面Bが、第2の成形材料150と第1の成形材料140との間に形成される。
【選択図】図1D
特許請求の範囲【請求項１】
基板と、
前記基板上に配置され、前記基板に電気的に接続される少なくとも１つのチップと、
前記基板の法線方向に前記基板上に配置され、前記基板に電気的に接続される少なくとも１つの信号アセンブリと、
前記基板上に配置され、前記少なくとも１つのチップを少なくとも覆い、少なくとも１つの開口部を有し、前記少なくとも１つの開口部は前記少なくとも１つの信号アセンブリを露出させる、第１の成形材料と、
前記基板上に配置され、前記少なくとも１つの開口部を充填し、前記少なくとも１つの信号アセンブリと前記第１の成形材料との間に位置し、前記少なくとも１つの信号アセンブリを覆う第２の成形材料と、
を備え、前記第２の成形材料と前記第１の成形材料との間に少なくとも１つの接触界面が形成される、半導体モジュール。
続きを表示（約 1,900 文字）【請求項２】
前記基板上に配置された少なくとも１つのパワー半導体パッケージ信号接続素子であって、前記第１の成形材料は前記少なくとも１つのパワー半導体パッケージ信号接続素子を露出させる、前記少なくとも１つのパワー半導体パッケージ信号接続素子と、
少なくとも１つのパワー半導体パッケージ信号接続素子に挿入される少なくとも１つの埋め込み信号ピンであって、前記第２の成形材料は、前記少なくとも１つのパワー半導体パッケージ信号接続素子と前記少なくとも１つの埋め込み信号ピンの一部を覆う、前記少なくとも１つの埋め込み信号ピンと、を備える請求項１に記載の半導体モジュール。
【請求項３】
少なくとも１つのコネクタは、前記少なくとも１つのチップと前記基板を電気的に接続することをさらに含む、請求項１に記載の半導体モジュール。
【請求項４】
前記基板は、互いに対向する上面と下面を有し、複数のピンを含み、
各前記複数のピンは、内側ピン部分と外側ピン部分を有し、前記第１の成形材料は、前記基板の前記上面と各前記複数のピンの前記内側ピン部分を覆い、各前記複数のピンの前記外側ピン部分は前記第１の成形材料から突出する、請求項１に記載の半導体モジュール。
【請求項５】
基板を提供することと、
前記基板上に、前記基板に電気的に接続される少なくとも１つのチップを配置することと、
前記基板の法線方向に前記基板上に、前記基板に電気的に接続される少なくとも１つの信号アセンブリを配置することと、
前記基板上に、前記少なくとも１つのチップを少なくとも覆い、少なくとも１つの開口部を有し、前記少なくとも１つの開口部は前記少なくとも１つの信号アセンブリを露出させる、第１の成形材料を形成することと、
前記基板に、前記少なくとも１つの開口部を充填し、前記少なくとも１つの信号アセンブリと前記第１の成形材料との間に位置し、前記少なくとも１つの信号アセンブリを覆う、第２の成形材料を形成することと、
を備え、前記第２の成形材料と前記第１の成形材料との間に少なくとも１つの接触界面が形成される、半導体モジュールの製造方法。
【請求項６】
前記少なくとも１つの信号アセンブリは、少なくとも１つのパワー半導体パッケージ信号接続素子と、少なくとも１つの埋め込み信号ピンと、を備え、
前記基板上に前記第１の成形材料を形成する前に、前記基板上に前記少なくとも１つのパワー半導体パッケージ信号接続素子を配置することと、
前記基板上に前記第１の成形材料を形成するとき、前記第１の成形材料は前記少なくとも１つのパワー半導体パッケージ信号接続素子を露出させることと、
前記基板上に前記第２の成形材料を形成する前に、前記少なくとも１つの埋め込み信号ピンを前記少なくとも１つのパワー半導体パッケージ信号接続素子に挿入することと、
前記基板上に前記第２の成形材料を形成するとき、前記第２の成形材料は、前記少なくとも１つのパワー半導体パッケージ信号接続素子と前記少なくとも１つの埋め込み信号ピンの一部を覆うことと、を備える、請求項５に記載の半導体モジュールの製造方法。
【請求項７】
前記基板上に前記第１の成形材料を形成する前に、少なくとも１つのチップと前記基板を電気的に接続する少なくとも１つのコネクタを形成することをさらに含む、請求項５に記載の半導体モジュールの製造方法。
【請求項８】
前記基板は、互いに対向する上面と下面を有し、複数のピンを含み、
前記基板上に前記第１の成形材料を形成するとき、前記第１の成形材料は、前記基板の前記上面と各前記複数のピンの一部を覆い、ここで、各前記複数のピンの前記一部は、内側ピン部分として定義され、各前記複数のピンの他の部分は、前記第１の成形材料から突出し、ここで、各前記複数のピンの前記他の部分は、各前記複数のピンの外側ピン部分として定義される、請求項５に記載の半導体モジュールの製造方法。
【請求項９】
前記基板上に前記第２の成形材料を形成することは、少なくとも１つの開口部に液体エポキシ樹脂を充填することを含む、請求項５に記載の半導体モジュールの製造方法。
【請求項１０】
前記基板は、直接結合銅基板、絶縁金属基板、又は活性金属結合基板を含む、請求項５に記載の半導体モジュールの製造方法。

発明の詳細な説明【技術分野】
【０００１】
本発明はモジュール及びその製造方法に関し、特に半導体モジュール及びその製造方法に関する。
続きを表示（約 2,000 文字）【背景技術】
【０００２】
パワー素子の電力密度を高め、低コスト要件を達成するために、多くの場合、複数の半導体素子をパッケージ構造内で組み合わせてパワーモジュール（ｐｏｗｅｒｍｏｄｕｌｅ）を形成し、小さなパッケージ構造で高出力電力を供給する。一般にパワーモジュールの信号源はパッケージ側面から突出する。しかしながら、この設計では電流経路が長くなるため寄生インダクタンスが大きくなり、素子の性能に影響を及ぼす。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明は、電流経路を効果的に短縮して寄生インダクタンスを低減することができ、構造的信頼性がより優れた半導体モジュールを提供する。
【０００４】
本発明はさらに、半導体モジュールを製造するための半導体モジュールの製造方法を提供する。
【課題を解決するための手段】
【０００５】
本発明の半導体モジュールは、基板と、少なくとも１つのチップと、少なくとも１つの信号アセンブリと、第１の成形材料と、第２の成形材料と、を含む。少なくとも１つのチップは基板上に配置され、基板に電気的に接続される。少なくとも１つの信号アセンブリは、基板の法線方向に基板上に配置され、基板に電気的に接続される。第１の成形材料は基板上に配置される。第１の成形材料は、少なくとも１つのチップを少なくとも覆い、少なくとも１つの開口部を有し、少なくとも１つの開口部は、少なくとも１つの信号アセンブリを露出させる。第２の成形材料は基板上に配置され、少なくとも１つの開口部を充填する。第２の成形材料は、少なくとも１つの信号アセンブリと第１の成形材料との間に位置し、少なくとも１つの信号アセンブリを覆う。少なくとも１つの接触界面が、第２の成形材料と第１の成形材料との間に形成される。
【０００６】
本発明の一実施形態において、少なくとも１つの信号アセンブリは、少なくとも１つのパワー半導体パッケージ信号接続素子及び少なくとも１つの埋め込み信号ピンを含む。少なくとも１つのパワー半導体パッケージ信号接続素子は基板上に配置される。第１の成形材料は、少なくとも１つのパワー半導体パッケージ信号接続素子を露出させる。少なくとも１つの埋め込み信号ピンは、少なくとも１つのパワー半導体パッケージ信号接続素子に挿入される。第２の成形材料は、少なくとも１つのパワー半導体パッケージ信号接続素子及び少なくとも１つの埋め込み信号ピンの一部を覆う。
【０００７】
本発明の一実施形態において、半導体モジュールは、少なくとも１つのチップと基板とを電気的に接続する少なくとも１つのコネクタをさらに含む。
【０００８】
本発明の一実施形態において、基板は、互いに対向する上面と下面を有し、複数のピンを含む。各ピンは、内側ピン部分と外側ピン部分とを含む。第１の成形材料は、基板の上面と各ピンの内側ピン部分を覆い、各ピンの外側ピン部分は第１の成形材料から突出している。
【０００９】
本発明の半導体モジュールの製造方法は、以下の工程を含む。基板が提供される。少なくとも１つのチップが基板上に配置される。少なくとも１つのチップは基板に電気的に接続される。少なくとも１つの信号アセンブリは、基板の法線方向に基板上に配置され、少なくとも１つの信号アセンブリは基板に電気的に接続される。第１の成形材料が基板上に形成される。第１の成形材料は、少なくとも１つのチップを少なくとも覆い、少なくとも１つの開口部を有する。少なくとも１つの開口部は、少なくとも１つの信号アセンブリを露出させる。第２の成形材料が基板上に形成され、少なくとも１つの開口部を充填する。第２の成形材料は、少なくとも１つの信号アセンブリと第１の成形材料との間に位置し、少なくとも１つの信号アセンブリを覆う。少なくとも１つの接触界面が、第２の成形材料と第１の成形材料との間に形成される。
【００１０】
本発明の一実施形態において、少なくとも１つの信号アセンブリは、少なくとも１つのパワー半導体パッケージ信号接続素子と少なくとも１つの埋め込み信号ピンとを含む。第１の成形材料が基板上に形成される前に、少なくとも１つのパワー半導体パッケージ信号接続素子が基板上に配置される。第１の成形材料が基板上に形成されると、第１の成形材料は少なくとも１つのパワー半導体パッケージ信号接続素子を露出させる。第２の成形材料が基板上に形成される前に、少なくとも１つの埋め込み信号ピンが少なくとも１つのパワー半導体パッケージ信号接続素子に挿入される。第２の成形材料が基板上に形成されると、第２の成形材料は、少なくとも１つのパワー半導体パッケージ信号接続素子及び少なくとも１つの埋め込み信号ピンの一部を覆う。
（【００１１】以降は省略されています）

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