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公開番号2025042945
公報種別公開特許公報(A)
公開日2025-03-28
出願番号2023150162
出願日2023-09-15
発明の名称半導体記憶装置
出願人キオクシア株式会社
代理人弁理士法人酒井国際特許事務所
主分類H10B 43/27 20230101AFI20250321BHJP()
要約【課題】動作の信頼性を向上する半導体記憶装置を提供する。
【解決手段】メモリセルアレイは、基板の上方に配され、複数の導電層6が絶縁層7を介して積層される積層体SSTと、積層体内を積層方向に延びる第1の多結晶半導体膜42及び積層体内を複数の導電層6と第1の多結晶半導体膜との間で積層方向に延びる第1の絶縁膜43を有する柱状体40と、を備え、第1の多結晶半導体膜は、第1の部分42aと第2の部分42bとを含み、第1の部分は、基板から最も遠い導電層である第1の導電層に対応し、第2の部分は、基板と第1の導電層の間に配される2以上の導電層に対応する。第1の部分と第2の部分との境界の基板からの高さは、第1の導電層の上面の基板からの高さと、2以上の導電層における基板から最も遠い導電層である第2の導電層の上面の基板からの高さとの間である。第1の部分の平均粒径は、第2の部分の平均粒径より小さい。
【選択図】図4
特許請求の範囲【請求項１】
基板と、
前記基板の上方に配され、複数の導電層が絶縁層を介して積層された積層体と、
前記積層体内を積層方向に延びる第１の多結晶半導体膜と、
前記積層体内を前記複数の導電層と前記第１の多結晶半導体膜との間で前記積層方向に延びる第１の絶縁膜と、
を備え、
前記第１の多結晶半導体膜は、
前記複数の導電層のうち前記基板から最も遠い第１の導電層に対応する第１の部分と、
前記複数の導電層のうち前記基板と前記第１の導電層の間に配される２以上の導電層に対応する第２の部分と、
を含み、
前記第１の部分と前記第２の部分との境界の前記基板からの高さは、前記第１の導電層の上面の前記基板からの高さと前記２以上の導電層における前記基板から最も遠い第２の導電層の上面の前記基板からの高さとの間であり、
前記第１の部分の平均粒径は、前記第２の部分の平均粒径より小さい
半導体記憶装置。
続きを表示（約 460 文字）【請求項２】
前記第１の部分と前記第２の部分との境界の前記基板からの高さは、前記第１の導電層の下面の前記基板からの高さに均等である
請求項１に記載の半導体記憶装置。
【請求項３】
前記積層体内を前記第１の多結晶半導体膜に対して前記複数の導電層の反対側で前記積層方向に延びる第２の絶縁膜と、
前記第１の多結晶半導体膜の端部及び前記第２の絶縁膜の端部を覆い、不純物を含む第２の多結晶半導体膜と、
をさらに備えた
請求項１に記載の半導体記憶装置。
【請求項４】
前記第１の部分の粒径は、前記第２の多結晶半導体膜の粒径より小さい
請求項３に記載の半導体記憶装置。
【請求項５】
前記第２の多結晶半導体膜からの前記第１の多結晶半導体膜における前記不純物の前記積層方向の拡散距離は、前記第２の多結晶半導体膜及び前記第１の多結晶半導体膜の界面から前記境界までの前記積層方向の距離に均等である
請求項３に記載の半導体記憶装置。

発明の詳細な説明【技術分野】
【０００１】
本実施形態は、半導体記憶装置に関する。
続きを表示（約 1,800 文字）【背景技術】
【０００２】
複数の導電層が絶縁層を介して積層された積層体と積層体内を積層方向に延びる多結晶半導体膜とを有する半導体記憶装置では、複数の導電層と多結晶半導体膜とが交差する複数の交差位置に複数のメモリセルが設けられる。半導体記憶装置は、動作の信頼性を向上することが望まれる。
【先行技術文献】
【特許文献】
【０００３】
特開２０２２－１３６５４０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
一つの実施形態は、動作の信頼性を向上することに適した半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
一つの実施形態によれば、基板と積層体と第１の多結晶半導体膜と第１の絶縁膜とを有する半導体記憶装置が提供される。積層体は、基板の上方に配される。積層体は、複数の導電層が絶縁層を介して積層される。第１の多結晶半導体膜は、積層体内を積層方向に延びる。第１の絶縁膜は、積層体内を複数の導電層と第１の多結晶半導体膜との間で積層方向に延びる。第１の多結晶半導体膜は、第１の部分と第２の部分とを含む。第１の部分は、第１の導電層に対応する。第１の導電層は、複数の導電層のうち基板から最も遠い導電層である。第２の部分は、２以上の導電層に対応する。２以上の導電層は、複数の導電層のうち基板と第１の導電層の間に配される。第１の部分と第２の部分との境界の基板からの高さは、第１の導電層の上面の基板からの高さと第２の導電層の上面の前記基板からの高さとの間である。第２の導電層は、２以上の導電層における基板から最も遠い導電層である。第１の部分の粒径は、第２の部分の粒径より小さい。
【図面の簡単な説明】
【０００６】
実施形態にかかる半導体記憶装置の構成を示す断面図。
実施形態にかかる半導体記憶装置の構成を示すブロック図。
実施形態におけるメモリセルアレイの構成を示す回路図。
実施形態におけるメモリセルアレイの構成を示す断面図。
実施形態におけるメモリセルの構成を示す断面図。
実施形態における半導体膜の不純物濃度の分布を示す図。
実施形態にかかる半導体記憶装置の製造方法を示す断面図。
実施形態にかかる半導体記憶装置の製造方法を示す断面図。
実施形態にかかる半導体記憶装置の製造方法を示す断面図。
実施形態にかかる半導体記憶装置の製造方法を示す断面図。
実施形態にかかる半導体記憶装置の製造方法を示す断面図。
実施形態にかかる半導体記憶装置の製造方法を示す断面図。
実施形態にかかる半導体記憶装置の製造方法を示す断面図。
実施形態にかかる半導体記憶装置の製造方法を示す断面図。
実施形態にかかる半導体記憶装置の製造方法を示す断面図。
実施形態にかかる半導体記憶装置の製造方法を示す断面図。
実施形態の変形例にかかる半導体記憶装置の製造方法を示す断面図。
実施形態の変形例にかかる半導体記憶装置の製造方法を示す断面図。
【発明を実施するための形態】
【０００７】
以下に添付図面を参照して、実施形態にかかる半導体記憶装置を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
【０００８】
（実施形態）
実施形態にかかる半導体記憶装置は、複数の導電層が絶縁層を介して積層された積層体と積層体内を積層方向に延びる多結晶半導体膜とを有するが、複数の導電層と多結晶半導体膜とが交差する複数の交差位置に複数のメモリセルが設けられる。半導体記憶装置は、動作の信頼性を向上するための工夫が施される。
【０００９】
半導体記憶装置１は、図１に示すように構成される。図１は、半導体記憶装置１の概略構成を示す断面図である。
【００１０】
以下の説明では、基板ＳＵＢの表面に平行な平面内で互いに直交する方向をＸ方向及びＹ方向とし、より具体的には、Ｘ方向はワード線ＷＬの延びる方向とし、Ｙ方向はビット線ＢＬの延びる方向とする。Ｚ方向は、基板ＳＵＢの表面に直交する方向とする。このため、Ｚ方向は、Ｘ方向及びＹ方向と直交する。
（【００１１】以降は省略されています）

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